ＣＭＯＳ技術におけるリニアイメージセンサ
【課題】イメージモーションＭＴＦを改善できるＴＤＩ機能を持つＣＭＯＳセンサを提供する。
【解決手段】時間遅延積分イメージセンサは、行および列として編成された画素を備える。各画素は、感光性要素、記憶ノード、および感光性要素と記憶ノードの間に接続された転送要素とを２組備える。さらに、画素の記憶ノードと隣接する画素の感光性要素の間に接続された第３の転送要素を備える。制御回路は、画素内の転送要素２つをオン状態にするコマンドと画素間の転送要素をオフ状態にするコマンドとを同時に与え、別の段階では、画素内の転送要素のうち１つと画素間の転送要素をオン状態にするコマンドと画素内の別の転送要素をオフ状態にするコマンドとを同時に与えるよう構成する。
【解決手段】時間遅延積分イメージセンサは、行および列として編成された画素を備える。各画素は、感光性要素、記憶ノード、および感光性要素と記憶ノードの間に接続された転送要素とを２組備える。さらに、画素の記憶ノードと隣接する画素の感光性要素の間に接続された第３の転送要素を備える。制御回路は、画素内の転送要素２つをオン状態にするコマンドと画素間の転送要素をオフ状態にするコマンドとを同時に与え、別の段階では、画素内の転送要素のうち１つと画素間の転送要素をオン状態にするコマンドと画素内の別の転送要素をオフ状態にするコマンドとを同時に与えるよう構成する。
【発明の詳細な説明】
【発明の分野】
【０００１】
本発明は、走査することによってイメージを取り込むように設計されたリニアイメージセンサに関し、より詳細には、時間遅延積分（ＴＤＩ：Time-Delay-Integration）センサに関する。
【発明の背景】
【０００２】
ＴＤＩイメージセンサの原理は、例えば、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．ＳＣ−１５，Ｎｏ．４，Ａｕｇｕｓｔ １９８０におけるＭｉｃｈａｅｌ Ｇ．Ｆａｒｒｉｅｒらによる「Ａ Ｌａｒｇｅ Ａｒｅａ ＴＤＩ Ｉｍａｇｅ Ｓｅｎｓｏｒ ｆｏｒ Ｌｏｗ Ｌｉｇｈｔ Ｌｅｖｅｌ Ｉｍａｇｉｎｇ」という題名の論文に説明されている。
【０００３】
ＴＤＩセンサは、一般的には、高速で移動しかつ劣悪な照明条件下において観察される被写体のイメージを取り込むのに使用される。このセンサは、一般的には、今までのところ感度の点から見て最良の特性を得るのを可能にしている電荷結合素子（ＣＣＤ）技術を用いて実施される。
【０００４】
図１は、上述した論文に説明されるようなＣＣＤ技術におけるＴＤＩセンサを概略的に示す。このセンサは、感光性サイト（photosensitive site）すなわちフォトサイト（photosite）１０からなるマトリックスを備え、このマトリックス内において、図示されるように、一般的には、行は列よりもかなり長い。上述した論文の例においては、行は１０２８個のフォトサイトを備えるが、列は、ほんの１２８個のフォトサイトしか備えていない。衛星による地上写真の場合、行は、約１２，０００個のフォトサイトを備えることもあり、そして、マトリックスは、数十個の行を備える。
【０００５】
マトリックスの行は、イメージが取り込まれるべき被写体のモーション（motion）に垂直に配置される。センサに対するこのイメージのモーションは、下向き矢印によって示される。また、これらの矢印は、イメージのモーションと同期して、ＣＣＤレジスタにおける電荷の移動に対応する。
【０００６】
それぞれの行は、イメージの速度に適合する露光時間中に、被写体の対応するスライス（slice）を取り込む。これは、行のフォトサイトに負電荷（電子）の蓄積をもたらす。
【０００７】
行ｉによって取り込まれたイメージのスライスが、行（ｉ＋１）の位置に移動するとき、行ｉに蓄積された電荷は、行（ｉ＋１）に転送され、この行（ｉ＋１）は、新しい露光時間中に、同じスライスに対する電荷を蓄積し続ける。したがって、ある行から次の行への電荷の転送は、イメージのモーションに同期して実行される。
【０００８】
したがって、それぞれの転送サイクルにおいては、マトリックスの最後の行は、同一のスライスに対してすべての行によって蓄積された電荷の和を含む。したがって、センサの感度は、理論的には、行の数を乗じたものとなる。
【０００９】
それぞれの電荷転送サイクルおよび露光サイクルの終了時点において、マトリックスの最後の行に含まれる電荷は、シフトレジスタ１２に転送され、このシフトレジスタ１２の目的は、最後の行のデータを読み出すことである。このレジスタのフォトサイトに記憶された電荷は、１フォトサイト単位で、行の端部に存在する電荷−電圧変換器１４へシフトされ、この電荷−電圧変換器１４において、それぞれのフォトサイトの総電荷に対応する電圧を、一般的にはセンサの外部に存在する処理回路によって収集することができる。
【００１０】
ＣＭＯＳ技術の利点と比較すれば、ＣＣＤ技術はイメージセンサに次第に使用されなくなっているので、ＴＤＩセンサにＣＭＯＳ技術を使用することが考えられている。
【００１１】
ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．５６，Ｎｏ．１１，Ｎｏｖｅｍｂｅｒ ２００９における、Ｇｅｒａｌｄ Ｌｅｐａｇｅ、Ｊａｎ Ｂｏｇａｅｒｔｓ、およびＧｕｙ Ｍｅｙｎａｎｔｓによる「Ｔｉｍｅ−Ｄｅｌａｙ−Ｉｎｔｅｇｒａｔｉｏｎ Ａｒｃｈｉｔｅｃｔｕｒｅｓ ｉｎ ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒｓ」という題名の論文は、ＣＭＯＳイメージセンサによってＴＤＩ機能を得るための解決法を説明している。
【００１２】
ＣＭＯＳイメージセンサにおいては、光は、同様に、画素位置における電荷の形で取り込まれる。しかしながら、それぞれの画素は、それ自身の電圧読み出し回路を備えているので、電荷を一方の画素から他方の画素へ転送することはできない。
【００１３】
図２は、Ｌｅｐａｇｅらによるこの論文において考えられているアーキテクチャーを概略的に示す。Ｎ×Ｍ個の画素Ｐｘからなるマトリックス１０’は、同じ寸法および同じ構造を有するメモリセルΣからなるマトリックス１６に対応している（ここでは、Ｎ×Ｍ＝５×５）。
【００１４】
原理上、画素マトリックス１０’は、画素からなる行のピッチを走査するためにイメージ・スライスが必要とする時間（「ライン時間」ＴＬと呼ばれる）に対応する速度でビュー（view）を得る。したがって、Ｎ個のライン時間の後には、同じイメージ・スライスが、画素マトリックスに存在するＮ個の行のそれぞれによって取り込まれているはずである。メモリ１６のそれぞれの行は、イメージの同じスライスに時間的に対応している。このスライスに対してすべての行の画素によって記録された輝度レベル（すなわち、信号レベル）は、メモリ１６に蓄積される。いったんスライスに対するレベルが蓄積されてしまえば、メモリ行が、読み出され、リセットされ、そして巡回するような形で新しいイメージ・スライスに関連づけられる。
【００１５】
したがって、画素マトリックスのすべての行における蓄積はそれぞれのライン時間において実行されなければならないことがわかる。
【００１６】
ＣＣＤ技術においては、輝度レベル蓄積処理は、簡単な電荷転送に対応しているが、ＣＭＯＳ技術においては、これらの処理は、きわめて複雑なものとなる。これらの処理は、画素読み出しバスに対する多重化処理、アナログ−ディジタル変換、加算処理、およびメモリ・アクセス処理を必要とする。これは、ＣＭＯＳ技術において、ＣＣＤ技術の場合と同じビュー取り込み速度（または、ライン時間ＴＬ）を達成するのを困難にする。したがって、いくつかの行からなる画素マトリックスの解像度は、考えられる最小のライン時間と、所望の画素ピッチとに適合させられなければならない。
【００１７】
ある種のアプリケーションにおいては、イメージ・モーション変調伝達関数（ＭＴＦ：ｉｍａｇｅ ｍｏｔｉｏｎ Ｍｏｄｕｌａｔｉｏｎ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）と呼ばれるものを改善することが試みられており、このＭＴＦは、再生されたイメージの鮮明さを表現するパラメータの１つである。低モーションＭＴＦは、一般的には、ぼやけたイメージをもたらす。解像度のこの損失は、ライン時間中に、静止した画素からなる行の上をイメージ・スライスが移動することによるものである。
【００１８】
上述したＬｅｐａｇｅらによる論文において説明されるように、１つの解決法は、それぞれの画素をモーションの方向において２つに細分化することである。これは、画素からなる行の数を増加させることを必要とし、それと同時に、センサの特性を維持するために、ピッチを減少させることを必要とする。画素が２等分に細分化されると、モーションＭＴＦは０．６４から０．９に増加する。他方において、時間的制約は細分化ファクターの２乗で増加する。したがって、時間的制約は４を乗じられる。
【先行技術文献】
【非特許文献】
【００１９】
【非特許文献１】ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．ＳＣ−１５，Ｎｏ．４，Ａｕｇｕｓｔ １９８０における、Ｍｉｃｈａｅｌ Ｇ．Ｆａｒｒｉｅｒらによる「Ａ Ｌａｒｇｅ Ａｒｅａ ＴＤＩ Ｉｍａｇｅ Ｓｅｎｓｏｒ ｆｏｒ Ｌｏｗ Ｌｉｇｈｔ Ｌｅｖｅｌ Ｉｍａｇｉｎｇ」
【非特許文献２】ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．５６，Ｎｏ．１１，Ｎｏｖｅｍｂｅｒ ２００９における、Ｇｅｒａｌｄ Ｌｅｐａｇｅ、Ｊａｎ ＢｏｇａｅｒｔｓおよびＧｕｙ Ｍｅｙｎａｎｔｓによる「Ｔｉｍｅ−Ｄｅｌａｙ−Ｉｎｔｅｇｒａｔｉｏｎ Ａｒｃｈｉｔｅｃｔｕｒｅｓ ｉｎ ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒｓ」
【発明の概要】
【発明が解決しようとする課題】
【００２０】
イメージ・モーションＭＴＦを改善するのを可能にし、それにもかかわらず、時間的制約を増加させることのないＴＤＩ機能を備えるＣＭＯＳイメージセンサを提供することが必要とされていることがわかる。
【課題を解決するための手段】
【００２１】
この必要性は、行および列として編成された画素からなるマトリックスを備える時間遅延積分イメージセンサを提供することによって満たされることになり、ここで、それぞれの画素は、第１の感光性素子と、記憶ノードと、第１の感光性素子と記憶ノードとの間に接続された第１の転送素子とを備える。それぞれの画素は、さらに、第２の感光性素子と、第２の感光性素子と記憶ノードとの間に接続された第２の転送素子と、記憶ノードと列に存在する隣接画素の第２の感光性素子との間に接続された第３の転送素子とを備える。イメージセンサは、制御回路を備え、この制御回路は、第１および第２の転送素子をオン状態にするコマンドおよび第３の転送素子をオフ状態にするコマンドを同時に与えるように構成され、かつ、別の段階においては、第１および第３の転送素子をオン状態にするコマンドおよび第２の転送素子をオフ状態にするコマンドを同時に与えるように構成される。
【００２２】
また、時間遅延積分イメージセンサを管理するための方法が提供される。
【００２３】
この方法は、第１の１／２周期（half period）中に、画素の第１および第２の感光性素子を露光するステップと、第１の感光性素子の輝度レベルを画素の記憶ノードに転送し、かつ、第２の感光性素子の輝度レベルを画素の記憶ノードに転送するステップと、第２の１／２周期中に、画素の第１および第２の感光性素子を露光するステップと、第１の感光性素子の輝度レベルを画素の記憶ノードに転送し、かつ、第２の感光性素子の輝度レベルを列に存在する隣接画素の記憶ノードに転送するステップと、画素の記憶ノードに蓄積された輝度レベルを読み出すステップとからなるステップを、列に存在する画素ごとに連続的に備える。
【００２４】
その他の利点および特徴が、限定するものではない単なる例として以下に提供されかつ添付の図面に示される本発明の特定の実施形態の説明から、より明確なものとなる。
【図面の簡単な説明】
【００２５】
【図１】ＣＣＤ技術における上述したような従来のＴＤＩイメージセンサを示す概略図である。
【図２】ＣＭＯＳ技術における上述したような従来のＴＤＩセンサを示す概略図である。
【図３】４トランジスタ画素からなるＣＭＯＳセンサを示す図である。
【図４】イメージ・モーションＭＴＦを改善するのを可能にするＣＭＯＳ−ＴＤＩセンサの列を示す概略図である。
【図５】図４に示される画素の動作ステップを示す図である。
【図６】図４に示される画素の動作ステップを示す図である。
【図７】図４に示される画素の動作ステップを示す図である。
【図８】図４に示される画素の動作ステップを示す図である。
【図９Ａ】図４に示されるセンサの画素の全体的な動作を説明するタイムチャートである。
【図９Ｂ】図４に示されるセンサの画素の全体的な動作を説明するタイムチャートである。
【図９Ｃ】図４に示されるセンサの画素の全体的な動作を説明するタイムチャートである。
【図９Ｄ】図４に示されるセンサの画素の全体的な動作を説明するタイムチャートである。
【図９Ｅ】図４に示されるセンサの画素の全体的な動作を説明するタイムチャートである。
【図９Ｆ】図４に示されるセンサの画素の全体的な動作を説明するタイムチャートである。
【図９Ｇ】図４に示されるセンサの画素の全体的な動作を説明するタイムチャートである。
【図９Ｈ】図４に示されるセンサの画素の全体的な動作を説明するタイムチャートである。
【発明を実施するための形態】
【００２６】
図３は、「４Ｔ」と呼ばれる従来のＣＭＯＳ画素を実線で示す。この種の画素が、以下において、ＴＤＩセンサにおけるモーション効果（motion effect）を減少させるように構成される。この画素は、画素に入射する光によって生成された電荷を蓄積するのを可能にする固有コンデンサＣ１つまり積分コンデンサを有する、フォトダイオードＤ１を備える。転送トランジスタＴＧは、フォトダイオードＤ１をフォロア・トランジスタＭ２のゲートに接続する。トランジスタＭ２のゲート・コンデンサ、および同一のノードＡに接続されたその他の素子のコンデンサは、バッファ・コンデンサＣ２を形成する。選択トランジスタＲＳは、フォロア・トランジスタＭ２のソースを列バス（column bus）ＢＣに接続する。リセット・トランジスタＲＳＴは、コンデンサＣ２を正の電源ラインＶｄｄに接続する。以下において、トランジスタの制御信号は、便宜上、トランジスタと同じ名前を有する。
【００２７】
この画素の動作が、以下に簡単に説明される。コンデンサＣ１は、フォトダイオードＤ１に入射する光によって生成された電荷を積分する。露光が終了する前に、バッファ・コンデンサＣ２をリセットするために、トランジスタＲＳＴが短時間だけ駆動される。露光の終了時点において、電荷をコンデンサＣ１からバッファ・コンデンサＣ２に転送するために、トランジスタＴＧが短時間だけ駆動される。フォトダイオードＤ１が、ｐｉｎ型フォトダイオードであれば、すべての電荷が転送され、また、その結果として、コンデンサＣ１はトランジスタＴＧを駆動することによってリセットされる。
【００２８】
このように、それぞれの露光段階中には、以前の露光に対応する電圧レベルが、バッファ・コンデンサＣ２に記憶されている。輝度レベルを表現するこの電圧レベルは、トランジスタＲＳＴによってリセットされる前に、選択トランジスタＲＳを駆動することによって任意の時点においてバスＢＣに転送することができる。
【００２９】
図３による画素マトリックスにおいては、列に存在する画素は、同じバスＢＣを共有する。列に存在する画素は、行から行へ次々に読み出され、そして、それらの信号は、列バスＢＣを経由して、記憶されるべきマトリックスのメモリセルΣへ移行していく（図２）。行は、信号ＲＳによって選択される。
【００３０】
読み出し雑音を最小化するための比較的小さい値を有するコンデンサＣ２は、リセット時に、コンデンサＣ１から転送される信号レベル（すなわち、所望のレベル）に加算された、基準レベル（reference level）と呼ばれる雑音レベルを有する。この雑音の効果を低減するために、一般的には、相関二重サンプリング（ＣＤＳ:Correlated Double Sampling）が実行される。すなわち、まず、画素の基準レベルがサンプリングされ、そして、コンデンサＣ１から転送された後、この基準レベルがサンプリングされた信号レベルから減じられる。この差分は、一般的には、外部メモリ（図示しない）において作成される。
【００３１】
米国特許出願第ＵＳ２００６／０２５６２２１号に記載されるような「共有画素（shared pixel）」と呼ばれる別の種類の画素が、破線で示された素子、すなわち、第２の転送トランジスタＴＧ’によってノードＡに接続された第２のフォトダイオードＤ１ｂを付加することによって、図３に示される画素から派生的に得られる。この構造の目的は、１つの読み出し回路をいくつかのフォトダイオード間で共有することによって、画素の空間占有率を減少させることである。それぞれのフォトダイオードのレベルは、前述したようなある段階において、独立してバスＢＣに転送される。したがって、コンデンサＣ２は、これら２つの段階の各々の開始時点においてリセットされ、簡単な４Ｔ画素の場合のように、現在のイメージを捕捉中に以前のイメージの情報を記憶することには使用することができない。
【００３２】
図４は、モーションＭＴＦを改善するために変更された画素Ｐｘの列を示す。
【００３３】
モーションＭＴＦを改善するために、それぞれの画素に２つのフォトダイオードが提供される。イメージ・スライスに対応する電荷の積分は、もはや、単一のフォトダイオードにおけるライン時間中に行われるのではなく、２つの別個のフォトダイオードにおける２つの１／２ライン時間中に行われる。これは、これらのフォトダイオードの転送を適切に計画することによって、電荷の積分をより大きい忠実度でイメージのスクロールに同期させることができ、それによって、モーション効果（または「移動効果（moving effect）」）を１／２ライン時間に（または１／２画素ピッチに）制限することができることを意味する。
【００３４】
それぞれの画素Ｐｘは、構造的には、共有画素のように見える。画素Ｐｘは、列の方向に整列した２つの感光性素子Ｄ１およびＤ１’を備える。これらのフォトダイオードは、好ましくは、同じ寸法を有するｐｉｎ型フォトダイオードである。積分コンデンサＣ１を備えたフォトダイオードＤ１は、転送素子ＴＧＭ、例えばＭＯＳトランジスタを介して、記憶ノードＡ（記憶コンデンサＣ２）に接続される。同様に、第２のフォトダイオードＤ１’およびその積分コンデンサＣ１’は、第２の転送トランジスタＴＧＨを介してノードＡに接続される。
【００３５】
従来の共有画素からなる列とは異なって、それぞれの画素は、記憶コンデンサＣ２をその列の隣接する画素のフォトダイオードＤ１’に接続する第３の転送トランジスタＴＧＢを備える。図４において、行（ｎ＋１）に存在する画素（Ｐｘｎ＋１）のコンデンサＣ２は、行ｎに存在する画素（Ｐｘｎ）のフォトダイオードＤ１’に接続され、行ｎに存在する画素のコンデンサＣ２は、行（ｎ−１）に存在する画素（Ｐｘｎ−１）のフォトダイオードＤ１’に接続され、以下、同様である。
【００３６】
図３に示される回路の場合と同様に、それぞれの画素は、フォロア・トランジスタＭ２、コンデンサＣ２をリセットするために供給電圧Ｖｄｄに接続されたトランジスタＲＳＴ、および、輝度レベルを読み出しバスＬに転送するためのここではＣＳという符号を有する選択トランジスタを備える。この信号は、読み出しバスＬの一端に配置されたアナログ−ディジタル変換器（図示しない）へ送られる。
【００３７】
この構成においては、読み出しバスＬは、行に存在するすべての画素に共通であり、そして、１つの行につき、ただ１つのアナログ−ディジタル変換器が存在する。さらに、列に存在するトランジスタＣＳのゲートは、これもＣＳという符号を有する同一の制御ラインに接続される。この制御ラインＣＳは、列全体に存在する画素を、読み出しのために選択するのを可能にする。
【００３８】
図４のそれぞれの画素Ｐｘに存在するトランジスタＴＧＨ、ＴＧＭおよびＴＧＢは、制御回路１５によって制御される。
【００３９】
図５〜図８は、図４による画素列の動作ステップを示す。連続するイメージ・スライス１８、２０は、図５に示される矢印２２の方向へ画素列に沿ってスクロールする。スライスのスクロールとセンサの動作段階との同期をよりわかりやすく説明するために、それぞれのイメージ・スライスは２つの半体に分割される。動作は、任意の２つの連続する画素Ｐｘｎ＋１およびＰｘｎに関して、以下に説明される。
【００４０】
図５は、フォトダイオードの前で１／２イメージ・スライスがローリングする時間に対応する第１の積分期間Ｔ１中の、画素に対するイメージの位置を概略的に示す。画素ＰｘｎのフォトダイオードＤ１およびＤ１’はイメージ・スライス１８に露光され、また、画素Ｐｘｎ＋１のフォトダイオードＤ１およびＤ１’はイメージ・スライス２０に露光される。この期間Ｔ１中に、それぞれの画素の積分コンデンサＣ１およびＣ１’は、それぞれのスライスに対応する電荷を蓄積する。すべてのトランジスタはオフである。
【００４１】
図６において、積分期間Ｔ１の終了時点において、トランジスタＴＧＨおよびＴＧＭがオンされ、その画素のコンデンサＣ１およびＣ１’に記憶された電荷を、その画素のコンデンサＣ２に転送する。画素Ｐｘｎ＋１のコンデンサＣ２は、スライス２０の２つの半体に対応する電荷を受け取り、画素ＰｘｎのコンデンサＣ２は、スライス１８の２つの半体に対応する電荷を受け取る。画素のうち破線で示されるその他の素子は、駆動されてない。イメージ・スライス１８および２０は、期間Ｔ１中に、画素ピッチの約半分だけ移動している。
【００４２】
図７は、第２の積分期間Ｔ２中のイメージの位置を概略的に示す。イメージ・スライス２０は、隣接する２つの画素にまたがっている。スライス２０の下部は、画素ＰｘｎのフォトダイオードＤ１’によって取り込まれ、それに対して、スライス２０の上部は、画素Ｐｘｎ＋１のフォトダイオードＤ１によって取り込まれる。したがって、この期間は、イメージ・スライスがある画素から別の画素へ通過することに対応する。すべてのトランジスタはオフである。また、期間Ｔ２の間に、イメージ・スライス１８および２０は１／２ピッチだけ移動し、それによって、ライン時間の終了となる。
【００４３】
図８において、積分期間Ｔ２の終了時点において、トランジスタＴＧＢおよびＴＧＭが駆動される。この構成においては、期間Ｔ２中に積分されたスライス２０の２つの半体に対応する電荷が、再度、画素Ｐｘｎ＋１のコンデンサＣ２に転送され、このコンデンサＣ２において、これらの電荷は、以前に図６のステップにおいて同じスライスに対してコンデンサＣ２に記憶された電荷とともに蓄積される。
【００４４】
トランジスタＴＧＢおよびＴＧＭが駆動されると、画素Ｐｘｎ＋１のコンデンサＣ２は、スライス２０の２つの連続する位置に対する輝度レベルを寄せ集め、画素ＰｘｎのコンデンサＣ２は、スライス１８の２つの連続する位置に対する輝度レベルを寄せ集める。これらの蓄積された輝度レベルは、期間Ｔ２の終了時点において、トランジスタＭ２およびＣＳによって画素から取り出すことができる。つまり、それぞれの画素は２倍の解像度データを含み、これらのデータは単一の周波数で簡単に読み出されることになる。これは、データを読み出すための時間的制約を増加させることなく、モーションＭＴＦを改善するのを可能にする。
【００４５】
図９Ａ〜図９Ｈは、図４による画素列の全体的な動作をまとめたタイムチャートである。図９Ａ、図９Ｂ、および図９Ｄ〜図９Ｇは、トランジスタＲＳＴ、ＣＳ、ＴＧＨ、ＴＧＭ、およびＴＧＢの制御信号（または、状態）を示す。図９Ｃおよび図９Ｈは、バスＬを介して読み出した後にデータを処理するアナログ−ディジタル変換器の動作を示す。
【００４６】
相関二重サンプリングが、リセット雑音を回避するのに使用される。基準レベルＲＥＦを読み出すための選択トランジスタＣＳの駆動は、（蓄積された信号）輝度レベルＳＩＧを読み出すための駆動から切り離して示される（図９Ｂおよび図９Ｇ）。同様に、レベルＲＥＦの変換は、レベルＳＩＧの変換から切り離して示される（図９Ｃおよび図９Ｈ）。
【００４７】
スライスの露光時間Ｔｉｎｔは、一般的にはライン時間ＴＬに対応し、転送トランジスタＴＧＨまたはＴＧＢの２つの連続する駆動の間で定義される。積分期間Ｔ１およびＴ２（Ｔ１＝Ｔ２＝Ｔｉｎｔ／２）は、この時間中に起こる。信号の周期性は、イメージの連続するスライスの処理を反映している。
【００４８】
図５に関して説明されたように、まず、期間Ｔ１中に、イメージ・スライスは、１つの画素に存在するフォトダイオードＤ１およびＤ１’によって走査される。このようにして得られた電荷をコンデンサＣ２に転送する前に、コンデンサＣ２は、トランジスタＲＳＴを駆動することによってリセットされる（図９Ａ）。コンデンサＣ２がリセットされた直後に、基準レベルＲＥＦを読み出して変換するために、トランジスタＣＳが駆動される（図９Ｃ）。変換時間ＴＣは、信号ＣＳのパルス幅よりも長いので、変換時間ＴＣは、図９Ｃにおいては太線で示される。
【００４９】
基準レベルが変換器に転送されたならば、第１の輝度レベルを記憶するために、トランジスタＴＧＨおよびＴＧＭが駆動され（図９Ｄ、図９Ｅ）、これは、期間Ｔ１の終了および期間Ｔ２の開始を示す。
【００５０】
期間Ｔ２において、イメージ・スライスが、同じ画素のフォトダイオードＤ１および次の画素のフォトダイオードＤ１’によって走査される。対応する輝度レベルの転送は、トランジスタＴＧＭおよびＴＧＢを駆動することによって、期間Ｔ２の終了時点において実行される（図９Ｅ、図９Ｆ）。
【００５１】
この電荷転送が達成されたならば、蓄積された輝度レベルＳＩＧが、トランジスタＣＳを再び駆動することによって読み出され（図９Ｇ）、そして、マトリックスのメモリセルΣに記憶される前に、アナログ−ディジタル変換器によってサンプリングされる（図９Ｈ）。新しい露光が、次のスライスから始まる。
【００５２】
中央の転送トランジスタＴＧＭは、トランジスタＴＧＢおよびＴＧＨの２倍の回数だけ動作を要求されることが理解できる。実際、トランジスタＴＧＭに接続されたフォトダイオードＤ１は、スライス全体（すなわち、２つの１／２スライス）を走査し、それに対して、フォトダイオードＤ１’（画素に属するフォトダイオードＤ１’、およびその画素に隣接する画素に属するフォトダイオードＤ１’）は、スライスの１／２しか走査しない。
【００５３】
図９Ｄ〜図９Ｆにおいて、トランジスタＴＧＨおよびＴＧＭ、あるいは、トランジスタＴＧＢおよびＴＧＭは、同時にコマンドを与えられる。また、これらのトランジスタは、順々に駆動されてもよい。
【００５４】
ライン時間中、画素マトリックスは、全体的に読み出され、そして、メモリ／マトリックス１６内に合計されなければならない。この読み出しは、それぞれの列に存在する複数の画素を同時に読み出すことによって、列から列へ次々に実行される（ローリング・シャッター・モード：rolling shutter mode）。したがって、ラインに存在する変換器は、ライン時間ＴＬ中に、画素マトリックスに存在する列の数と同じ回数だけ変換を実行する。図４の列に隣接する列のタイムチャートは、単に変換時間ＴＣだけシフトされたものである。
【００５５】
従来のＴＤＩ−ＭＯＳセンサの場合と同様に管理されるメモリ／マトリックス１６については、本出願においては詳細に説明しない。
【００５６】
このようにして、それぞれのイメージ・スライスは、１画素ピッチの移動に対して２回走査され、即ち、１回目は、フォトダイオードＤ１によって、そして、２回目は、フォトダイオードＤ１に対して１／２画素ピッチだけずらされたフォトダイオードＤ１’によって走査される。この特定のオーバーサンプリングは、イメージ・モーションＭＴＦを大きく改善するのを可能にし、０．６３７から約０．９となる（ナイキスト周波数において計算された）。従来技術とは異なって、画素のピッチは変更されず、イメージの空間解像度も変更されない。したがって、時間的制約は変わらない。
【００５７】
実際には、時間的制約は、読み出し回路およびアナログ−ディジタル変換器によって課される。実際、ｍ個の列からなるマトリックスの場合、ｍ回の変換（または、ＣＤＳの場合には２ｍ回の変換）が、ライン時間ＴＬ中に実行されなければならない。ライン時間は、イメージの走査速度およびピッチに応じて予め定められるので、マトリックスの列の数を制限するのは、読み出し回路および変換回路の速度である。
【符号の説明】
【００５８】
１０、１０’ 感光性サイト（フォトサイト）
１２ シフトレジスタ
１４ 電荷−電圧変換器
１５ 制御回路
１６ マトリックス
１８、２０ イメージ・スライス
２２ 矢印
Ａ ノード
Ｃ１，Ｃ１’ 積分コンデンサ
Ｃ２ バッファ・コンデンサ（記憶コンデンサ）
Ｄ１、Ｄ１’ フォトダイオード（感光性素子）
Ｌ 読み出しバス
Ｍ２ フォロア・トランジスタ
Ｐｘ 画素
ＲＳ 選択トランジスタ
ＲＳＴ リセット・トランジスタ
ＴＧ 転送トランジスタ
ＴＧＭ 転送トランジスタ（第１の転送素子）
ＴＧＨ 転送トランジスタ（第２の転送素子）
ＴＧＢ 転送トランジスタ（第３の転送素子）
Ｖｄｄ 電源ライン
Σ メモリセル
ＳＩＧ 輝度レベル
ＲＥＦ 基準レベル
【発明の分野】
【０００１】
本発明は、走査することによってイメージを取り込むように設計されたリニアイメージセンサに関し、より詳細には、時間遅延積分（ＴＤＩ：Time-Delay-Integration）センサに関する。
【発明の背景】
【０００２】
ＴＤＩイメージセンサの原理は、例えば、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．ＳＣ−１５，Ｎｏ．４，Ａｕｇｕｓｔ １９８０におけるＭｉｃｈａｅｌ Ｇ．Ｆａｒｒｉｅｒらによる「Ａ Ｌａｒｇｅ Ａｒｅａ ＴＤＩ Ｉｍａｇｅ Ｓｅｎｓｏｒ ｆｏｒ Ｌｏｗ Ｌｉｇｈｔ Ｌｅｖｅｌ Ｉｍａｇｉｎｇ」という題名の論文に説明されている。
【０００３】
ＴＤＩセンサは、一般的には、高速で移動しかつ劣悪な照明条件下において観察される被写体のイメージを取り込むのに使用される。このセンサは、一般的には、今までのところ感度の点から見て最良の特性を得るのを可能にしている電荷結合素子（ＣＣＤ）技術を用いて実施される。
【０００４】
図１は、上述した論文に説明されるようなＣＣＤ技術におけるＴＤＩセンサを概略的に示す。このセンサは、感光性サイト（photosensitive site）すなわちフォトサイト（photosite）１０からなるマトリックスを備え、このマトリックス内において、図示されるように、一般的には、行は列よりもかなり長い。上述した論文の例においては、行は１０２８個のフォトサイトを備えるが、列は、ほんの１２８個のフォトサイトしか備えていない。衛星による地上写真の場合、行は、約１２，０００個のフォトサイトを備えることもあり、そして、マトリックスは、数十個の行を備える。
【０００５】
マトリックスの行は、イメージが取り込まれるべき被写体のモーション（motion）に垂直に配置される。センサに対するこのイメージのモーションは、下向き矢印によって示される。また、これらの矢印は、イメージのモーションと同期して、ＣＣＤレジスタにおける電荷の移動に対応する。
【０００６】
それぞれの行は、イメージの速度に適合する露光時間中に、被写体の対応するスライス（slice）を取り込む。これは、行のフォトサイトに負電荷（電子）の蓄積をもたらす。
【０００７】
行ｉによって取り込まれたイメージのスライスが、行（ｉ＋１）の位置に移動するとき、行ｉに蓄積された電荷は、行（ｉ＋１）に転送され、この行（ｉ＋１）は、新しい露光時間中に、同じスライスに対する電荷を蓄積し続ける。したがって、ある行から次の行への電荷の転送は、イメージのモーションに同期して実行される。
【０００８】
したがって、それぞれの転送サイクルにおいては、マトリックスの最後の行は、同一のスライスに対してすべての行によって蓄積された電荷の和を含む。したがって、センサの感度は、理論的には、行の数を乗じたものとなる。
【０００９】
それぞれの電荷転送サイクルおよび露光サイクルの終了時点において、マトリックスの最後の行に含まれる電荷は、シフトレジスタ１２に転送され、このシフトレジスタ１２の目的は、最後の行のデータを読み出すことである。このレジスタのフォトサイトに記憶された電荷は、１フォトサイト単位で、行の端部に存在する電荷−電圧変換器１４へシフトされ、この電荷−電圧変換器１４において、それぞれのフォトサイトの総電荷に対応する電圧を、一般的にはセンサの外部に存在する処理回路によって収集することができる。
【００１０】
ＣＭＯＳ技術の利点と比較すれば、ＣＣＤ技術はイメージセンサに次第に使用されなくなっているので、ＴＤＩセンサにＣＭＯＳ技術を使用することが考えられている。
【００１１】
ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．５６，Ｎｏ．１１，Ｎｏｖｅｍｂｅｒ ２００９における、Ｇｅｒａｌｄ Ｌｅｐａｇｅ、Ｊａｎ Ｂｏｇａｅｒｔｓ、およびＧｕｙ Ｍｅｙｎａｎｔｓによる「Ｔｉｍｅ−Ｄｅｌａｙ−Ｉｎｔｅｇｒａｔｉｏｎ Ａｒｃｈｉｔｅｃｔｕｒｅｓ ｉｎ ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒｓ」という題名の論文は、ＣＭＯＳイメージセンサによってＴＤＩ機能を得るための解決法を説明している。
【００１２】
ＣＭＯＳイメージセンサにおいては、光は、同様に、画素位置における電荷の形で取り込まれる。しかしながら、それぞれの画素は、それ自身の電圧読み出し回路を備えているので、電荷を一方の画素から他方の画素へ転送することはできない。
【００１３】
図２は、Ｌｅｐａｇｅらによるこの論文において考えられているアーキテクチャーを概略的に示す。Ｎ×Ｍ個の画素Ｐｘからなるマトリックス１０’は、同じ寸法および同じ構造を有するメモリセルΣからなるマトリックス１６に対応している（ここでは、Ｎ×Ｍ＝５×５）。
【００１４】
原理上、画素マトリックス１０’は、画素からなる行のピッチを走査するためにイメージ・スライスが必要とする時間（「ライン時間」ＴＬと呼ばれる）に対応する速度でビュー（view）を得る。したがって、Ｎ個のライン時間の後には、同じイメージ・スライスが、画素マトリックスに存在するＮ個の行のそれぞれによって取り込まれているはずである。メモリ１６のそれぞれの行は、イメージの同じスライスに時間的に対応している。このスライスに対してすべての行の画素によって記録された輝度レベル（すなわち、信号レベル）は、メモリ１６に蓄積される。いったんスライスに対するレベルが蓄積されてしまえば、メモリ行が、読み出され、リセットされ、そして巡回するような形で新しいイメージ・スライスに関連づけられる。
【００１５】
したがって、画素マトリックスのすべての行における蓄積はそれぞれのライン時間において実行されなければならないことがわかる。
【００１６】
ＣＣＤ技術においては、輝度レベル蓄積処理は、簡単な電荷転送に対応しているが、ＣＭＯＳ技術においては、これらの処理は、きわめて複雑なものとなる。これらの処理は、画素読み出しバスに対する多重化処理、アナログ−ディジタル変換、加算処理、およびメモリ・アクセス処理を必要とする。これは、ＣＭＯＳ技術において、ＣＣＤ技術の場合と同じビュー取り込み速度（または、ライン時間ＴＬ）を達成するのを困難にする。したがって、いくつかの行からなる画素マトリックスの解像度は、考えられる最小のライン時間と、所望の画素ピッチとに適合させられなければならない。
【００１７】
ある種のアプリケーションにおいては、イメージ・モーション変調伝達関数（ＭＴＦ：ｉｍａｇｅ ｍｏｔｉｏｎ Ｍｏｄｕｌａｔｉｏｎ Ｔｒａｎｓｆｅｒ Ｆｕｎｃｔｉｏｎ）と呼ばれるものを改善することが試みられており、このＭＴＦは、再生されたイメージの鮮明さを表現するパラメータの１つである。低モーションＭＴＦは、一般的には、ぼやけたイメージをもたらす。解像度のこの損失は、ライン時間中に、静止した画素からなる行の上をイメージ・スライスが移動することによるものである。
【００１８】
上述したＬｅｐａｇｅらによる論文において説明されるように、１つの解決法は、それぞれの画素をモーションの方向において２つに細分化することである。これは、画素からなる行の数を増加させることを必要とし、それと同時に、センサの特性を維持するために、ピッチを減少させることを必要とする。画素が２等分に細分化されると、モーションＭＴＦは０．６４から０．９に増加する。他方において、時間的制約は細分化ファクターの２乗で増加する。したがって、時間的制約は４を乗じられる。
【先行技術文献】
【非特許文献】
【００１９】
【非特許文献１】ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．ＳＣ−１５，Ｎｏ．４，Ａｕｇｕｓｔ １９８０における、Ｍｉｃｈａｅｌ Ｇ．Ｆａｒｒｉｅｒらによる「Ａ Ｌａｒｇｅ Ａｒｅａ ＴＤＩ Ｉｍａｇｅ Ｓｅｎｓｏｒ ｆｏｒ Ｌｏｗ Ｌｉｇｈｔ Ｌｅｖｅｌ Ｉｍａｇｉｎｇ」
【非特許文献２】ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ，Ｖｏｌ．５６，Ｎｏ．１１，Ｎｏｖｅｍｂｅｒ ２００９における、Ｇｅｒａｌｄ Ｌｅｐａｇｅ、Ｊａｎ ＢｏｇａｅｒｔｓおよびＧｕｙ Ｍｅｙｎａｎｔｓによる「Ｔｉｍｅ−Ｄｅｌａｙ−Ｉｎｔｅｇｒａｔｉｏｎ Ａｒｃｈｉｔｅｃｔｕｒｅｓ ｉｎ ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒｓ」
【発明の概要】
【発明が解決しようとする課題】
【００２０】
イメージ・モーションＭＴＦを改善するのを可能にし、それにもかかわらず、時間的制約を増加させることのないＴＤＩ機能を備えるＣＭＯＳイメージセンサを提供することが必要とされていることがわかる。
【課題を解決するための手段】
【００２１】
この必要性は、行および列として編成された画素からなるマトリックスを備える時間遅延積分イメージセンサを提供することによって満たされることになり、ここで、それぞれの画素は、第１の感光性素子と、記憶ノードと、第１の感光性素子と記憶ノードとの間に接続された第１の転送素子とを備える。それぞれの画素は、さらに、第２の感光性素子と、第２の感光性素子と記憶ノードとの間に接続された第２の転送素子と、記憶ノードと列に存在する隣接画素の第２の感光性素子との間に接続された第３の転送素子とを備える。イメージセンサは、制御回路を備え、この制御回路は、第１および第２の転送素子をオン状態にするコマンドおよび第３の転送素子をオフ状態にするコマンドを同時に与えるように構成され、かつ、別の段階においては、第１および第３の転送素子をオン状態にするコマンドおよび第２の転送素子をオフ状態にするコマンドを同時に与えるように構成される。
【００２２】
また、時間遅延積分イメージセンサを管理するための方法が提供される。
【００２３】
この方法は、第１の１／２周期（half period）中に、画素の第１および第２の感光性素子を露光するステップと、第１の感光性素子の輝度レベルを画素の記憶ノードに転送し、かつ、第２の感光性素子の輝度レベルを画素の記憶ノードに転送するステップと、第２の１／２周期中に、画素の第１および第２の感光性素子を露光するステップと、第１の感光性素子の輝度レベルを画素の記憶ノードに転送し、かつ、第２の感光性素子の輝度レベルを列に存在する隣接画素の記憶ノードに転送するステップと、画素の記憶ノードに蓄積された輝度レベルを読み出すステップとからなるステップを、列に存在する画素ごとに連続的に備える。
【００２４】
その他の利点および特徴が、限定するものではない単なる例として以下に提供されかつ添付の図面に示される本発明の特定の実施形態の説明から、より明確なものとなる。
【図面の簡単な説明】
【００２５】
【図１】ＣＣＤ技術における上述したような従来のＴＤＩイメージセンサを示す概略図である。
【図２】ＣＭＯＳ技術における上述したような従来のＴＤＩセンサを示す概略図である。
【図３】４トランジスタ画素からなるＣＭＯＳセンサを示す図である。
【図４】イメージ・モーションＭＴＦを改善するのを可能にするＣＭＯＳ−ＴＤＩセンサの列を示す概略図である。
【図５】図４に示される画素の動作ステップを示す図である。
【図６】図４に示される画素の動作ステップを示す図である。
【図７】図４に示される画素の動作ステップを示す図である。
【図８】図４に示される画素の動作ステップを示す図である。
【図９Ａ】図４に示されるセンサの画素の全体的な動作を説明するタイムチャートである。
【図９Ｂ】図４に示されるセンサの画素の全体的な動作を説明するタイムチャートである。
【図９Ｃ】図４に示されるセンサの画素の全体的な動作を説明するタイムチャートである。
【図９Ｄ】図４に示されるセンサの画素の全体的な動作を説明するタイムチャートである。
【図９Ｅ】図４に示されるセンサの画素の全体的な動作を説明するタイムチャートである。
【図９Ｆ】図４に示されるセンサの画素の全体的な動作を説明するタイムチャートである。
【図９Ｇ】図４に示されるセンサの画素の全体的な動作を説明するタイムチャートである。
【図９Ｈ】図４に示されるセンサの画素の全体的な動作を説明するタイムチャートである。
【発明を実施するための形態】
【００２６】
図３は、「４Ｔ」と呼ばれる従来のＣＭＯＳ画素を実線で示す。この種の画素が、以下において、ＴＤＩセンサにおけるモーション効果（motion effect）を減少させるように構成される。この画素は、画素に入射する光によって生成された電荷を蓄積するのを可能にする固有コンデンサＣ１つまり積分コンデンサを有する、フォトダイオードＤ１を備える。転送トランジスタＴＧは、フォトダイオードＤ１をフォロア・トランジスタＭ２のゲートに接続する。トランジスタＭ２のゲート・コンデンサ、および同一のノードＡに接続されたその他の素子のコンデンサは、バッファ・コンデンサＣ２を形成する。選択トランジスタＲＳは、フォロア・トランジスタＭ２のソースを列バス（column bus）ＢＣに接続する。リセット・トランジスタＲＳＴは、コンデンサＣ２を正の電源ラインＶｄｄに接続する。以下において、トランジスタの制御信号は、便宜上、トランジスタと同じ名前を有する。
【００２７】
この画素の動作が、以下に簡単に説明される。コンデンサＣ１は、フォトダイオードＤ１に入射する光によって生成された電荷を積分する。露光が終了する前に、バッファ・コンデンサＣ２をリセットするために、トランジスタＲＳＴが短時間だけ駆動される。露光の終了時点において、電荷をコンデンサＣ１からバッファ・コンデンサＣ２に転送するために、トランジスタＴＧが短時間だけ駆動される。フォトダイオードＤ１が、ｐｉｎ型フォトダイオードであれば、すべての電荷が転送され、また、その結果として、コンデンサＣ１はトランジスタＴＧを駆動することによってリセットされる。
【００２８】
このように、それぞれの露光段階中には、以前の露光に対応する電圧レベルが、バッファ・コンデンサＣ２に記憶されている。輝度レベルを表現するこの電圧レベルは、トランジスタＲＳＴによってリセットされる前に、選択トランジスタＲＳを駆動することによって任意の時点においてバスＢＣに転送することができる。
【００２９】
図３による画素マトリックスにおいては、列に存在する画素は、同じバスＢＣを共有する。列に存在する画素は、行から行へ次々に読み出され、そして、それらの信号は、列バスＢＣを経由して、記憶されるべきマトリックスのメモリセルΣへ移行していく（図２）。行は、信号ＲＳによって選択される。
【００３０】
読み出し雑音を最小化するための比較的小さい値を有するコンデンサＣ２は、リセット時に、コンデンサＣ１から転送される信号レベル（すなわち、所望のレベル）に加算された、基準レベル（reference level）と呼ばれる雑音レベルを有する。この雑音の効果を低減するために、一般的には、相関二重サンプリング（ＣＤＳ:Correlated Double Sampling）が実行される。すなわち、まず、画素の基準レベルがサンプリングされ、そして、コンデンサＣ１から転送された後、この基準レベルがサンプリングされた信号レベルから減じられる。この差分は、一般的には、外部メモリ（図示しない）において作成される。
【００３１】
米国特許出願第ＵＳ２００６／０２５６２２１号に記載されるような「共有画素（shared pixel）」と呼ばれる別の種類の画素が、破線で示された素子、すなわち、第２の転送トランジスタＴＧ’によってノードＡに接続された第２のフォトダイオードＤ１ｂを付加することによって、図３に示される画素から派生的に得られる。この構造の目的は、１つの読み出し回路をいくつかのフォトダイオード間で共有することによって、画素の空間占有率を減少させることである。それぞれのフォトダイオードのレベルは、前述したようなある段階において、独立してバスＢＣに転送される。したがって、コンデンサＣ２は、これら２つの段階の各々の開始時点においてリセットされ、簡単な４Ｔ画素の場合のように、現在のイメージを捕捉中に以前のイメージの情報を記憶することには使用することができない。
【００３２】
図４は、モーションＭＴＦを改善するために変更された画素Ｐｘの列を示す。
【００３３】
モーションＭＴＦを改善するために、それぞれの画素に２つのフォトダイオードが提供される。イメージ・スライスに対応する電荷の積分は、もはや、単一のフォトダイオードにおけるライン時間中に行われるのではなく、２つの別個のフォトダイオードにおける２つの１／２ライン時間中に行われる。これは、これらのフォトダイオードの転送を適切に計画することによって、電荷の積分をより大きい忠実度でイメージのスクロールに同期させることができ、それによって、モーション効果（または「移動効果（moving effect）」）を１／２ライン時間に（または１／２画素ピッチに）制限することができることを意味する。
【００３４】
それぞれの画素Ｐｘは、構造的には、共有画素のように見える。画素Ｐｘは、列の方向に整列した２つの感光性素子Ｄ１およびＤ１’を備える。これらのフォトダイオードは、好ましくは、同じ寸法を有するｐｉｎ型フォトダイオードである。積分コンデンサＣ１を備えたフォトダイオードＤ１は、転送素子ＴＧＭ、例えばＭＯＳトランジスタを介して、記憶ノードＡ（記憶コンデンサＣ２）に接続される。同様に、第２のフォトダイオードＤ１’およびその積分コンデンサＣ１’は、第２の転送トランジスタＴＧＨを介してノードＡに接続される。
【００３５】
従来の共有画素からなる列とは異なって、それぞれの画素は、記憶コンデンサＣ２をその列の隣接する画素のフォトダイオードＤ１’に接続する第３の転送トランジスタＴＧＢを備える。図４において、行（ｎ＋１）に存在する画素（Ｐｘｎ＋１）のコンデンサＣ２は、行ｎに存在する画素（Ｐｘｎ）のフォトダイオードＤ１’に接続され、行ｎに存在する画素のコンデンサＣ２は、行（ｎ−１）に存在する画素（Ｐｘｎ−１）のフォトダイオードＤ１’に接続され、以下、同様である。
【００３６】
図３に示される回路の場合と同様に、それぞれの画素は、フォロア・トランジスタＭ２、コンデンサＣ２をリセットするために供給電圧Ｖｄｄに接続されたトランジスタＲＳＴ、および、輝度レベルを読み出しバスＬに転送するためのここではＣＳという符号を有する選択トランジスタを備える。この信号は、読み出しバスＬの一端に配置されたアナログ−ディジタル変換器（図示しない）へ送られる。
【００３７】
この構成においては、読み出しバスＬは、行に存在するすべての画素に共通であり、そして、１つの行につき、ただ１つのアナログ−ディジタル変換器が存在する。さらに、列に存在するトランジスタＣＳのゲートは、これもＣＳという符号を有する同一の制御ラインに接続される。この制御ラインＣＳは、列全体に存在する画素を、読み出しのために選択するのを可能にする。
【００３８】
図４のそれぞれの画素Ｐｘに存在するトランジスタＴＧＨ、ＴＧＭおよびＴＧＢは、制御回路１５によって制御される。
【００３９】
図５〜図８は、図４による画素列の動作ステップを示す。連続するイメージ・スライス１８、２０は、図５に示される矢印２２の方向へ画素列に沿ってスクロールする。スライスのスクロールとセンサの動作段階との同期をよりわかりやすく説明するために、それぞれのイメージ・スライスは２つの半体に分割される。動作は、任意の２つの連続する画素Ｐｘｎ＋１およびＰｘｎに関して、以下に説明される。
【００４０】
図５は、フォトダイオードの前で１／２イメージ・スライスがローリングする時間に対応する第１の積分期間Ｔ１中の、画素に対するイメージの位置を概略的に示す。画素ＰｘｎのフォトダイオードＤ１およびＤ１’はイメージ・スライス１８に露光され、また、画素Ｐｘｎ＋１のフォトダイオードＤ１およびＤ１’はイメージ・スライス２０に露光される。この期間Ｔ１中に、それぞれの画素の積分コンデンサＣ１およびＣ１’は、それぞれのスライスに対応する電荷を蓄積する。すべてのトランジスタはオフである。
【００４１】
図６において、積分期間Ｔ１の終了時点において、トランジスタＴＧＨおよびＴＧＭがオンされ、その画素のコンデンサＣ１およびＣ１’に記憶された電荷を、その画素のコンデンサＣ２に転送する。画素Ｐｘｎ＋１のコンデンサＣ２は、スライス２０の２つの半体に対応する電荷を受け取り、画素ＰｘｎのコンデンサＣ２は、スライス１８の２つの半体に対応する電荷を受け取る。画素のうち破線で示されるその他の素子は、駆動されてない。イメージ・スライス１８および２０は、期間Ｔ１中に、画素ピッチの約半分だけ移動している。
【００４２】
図７は、第２の積分期間Ｔ２中のイメージの位置を概略的に示す。イメージ・スライス２０は、隣接する２つの画素にまたがっている。スライス２０の下部は、画素ＰｘｎのフォトダイオードＤ１’によって取り込まれ、それに対して、スライス２０の上部は、画素Ｐｘｎ＋１のフォトダイオードＤ１によって取り込まれる。したがって、この期間は、イメージ・スライスがある画素から別の画素へ通過することに対応する。すべてのトランジスタはオフである。また、期間Ｔ２の間に、イメージ・スライス１８および２０は１／２ピッチだけ移動し、それによって、ライン時間の終了となる。
【００４３】
図８において、積分期間Ｔ２の終了時点において、トランジスタＴＧＢおよびＴＧＭが駆動される。この構成においては、期間Ｔ２中に積分されたスライス２０の２つの半体に対応する電荷が、再度、画素Ｐｘｎ＋１のコンデンサＣ２に転送され、このコンデンサＣ２において、これらの電荷は、以前に図６のステップにおいて同じスライスに対してコンデンサＣ２に記憶された電荷とともに蓄積される。
【００４４】
トランジスタＴＧＢおよびＴＧＭが駆動されると、画素Ｐｘｎ＋１のコンデンサＣ２は、スライス２０の２つの連続する位置に対する輝度レベルを寄せ集め、画素ＰｘｎのコンデンサＣ２は、スライス１８の２つの連続する位置に対する輝度レベルを寄せ集める。これらの蓄積された輝度レベルは、期間Ｔ２の終了時点において、トランジスタＭ２およびＣＳによって画素から取り出すことができる。つまり、それぞれの画素は２倍の解像度データを含み、これらのデータは単一の周波数で簡単に読み出されることになる。これは、データを読み出すための時間的制約を増加させることなく、モーションＭＴＦを改善するのを可能にする。
【００４５】
図９Ａ〜図９Ｈは、図４による画素列の全体的な動作をまとめたタイムチャートである。図９Ａ、図９Ｂ、および図９Ｄ〜図９Ｇは、トランジスタＲＳＴ、ＣＳ、ＴＧＨ、ＴＧＭ、およびＴＧＢの制御信号（または、状態）を示す。図９Ｃおよび図９Ｈは、バスＬを介して読み出した後にデータを処理するアナログ−ディジタル変換器の動作を示す。
【００４６】
相関二重サンプリングが、リセット雑音を回避するのに使用される。基準レベルＲＥＦを読み出すための選択トランジスタＣＳの駆動は、（蓄積された信号）輝度レベルＳＩＧを読み出すための駆動から切り離して示される（図９Ｂおよび図９Ｇ）。同様に、レベルＲＥＦの変換は、レベルＳＩＧの変換から切り離して示される（図９Ｃおよび図９Ｈ）。
【００４７】
スライスの露光時間Ｔｉｎｔは、一般的にはライン時間ＴＬに対応し、転送トランジスタＴＧＨまたはＴＧＢの２つの連続する駆動の間で定義される。積分期間Ｔ１およびＴ２（Ｔ１＝Ｔ２＝Ｔｉｎｔ／２）は、この時間中に起こる。信号の周期性は、イメージの連続するスライスの処理を反映している。
【００４８】
図５に関して説明されたように、まず、期間Ｔ１中に、イメージ・スライスは、１つの画素に存在するフォトダイオードＤ１およびＤ１’によって走査される。このようにして得られた電荷をコンデンサＣ２に転送する前に、コンデンサＣ２は、トランジスタＲＳＴを駆動することによってリセットされる（図９Ａ）。コンデンサＣ２がリセットされた直後に、基準レベルＲＥＦを読み出して変換するために、トランジスタＣＳが駆動される（図９Ｃ）。変換時間ＴＣは、信号ＣＳのパルス幅よりも長いので、変換時間ＴＣは、図９Ｃにおいては太線で示される。
【００４９】
基準レベルが変換器に転送されたならば、第１の輝度レベルを記憶するために、トランジスタＴＧＨおよびＴＧＭが駆動され（図９Ｄ、図９Ｅ）、これは、期間Ｔ１の終了および期間Ｔ２の開始を示す。
【００５０】
期間Ｔ２において、イメージ・スライスが、同じ画素のフォトダイオードＤ１および次の画素のフォトダイオードＤ１’によって走査される。対応する輝度レベルの転送は、トランジスタＴＧＭおよびＴＧＢを駆動することによって、期間Ｔ２の終了時点において実行される（図９Ｅ、図９Ｆ）。
【００５１】
この電荷転送が達成されたならば、蓄積された輝度レベルＳＩＧが、トランジスタＣＳを再び駆動することによって読み出され（図９Ｇ）、そして、マトリックスのメモリセルΣに記憶される前に、アナログ−ディジタル変換器によってサンプリングされる（図９Ｈ）。新しい露光が、次のスライスから始まる。
【００５２】
中央の転送トランジスタＴＧＭは、トランジスタＴＧＢおよびＴＧＨの２倍の回数だけ動作を要求されることが理解できる。実際、トランジスタＴＧＭに接続されたフォトダイオードＤ１は、スライス全体（すなわち、２つの１／２スライス）を走査し、それに対して、フォトダイオードＤ１’（画素に属するフォトダイオードＤ１’、およびその画素に隣接する画素に属するフォトダイオードＤ１’）は、スライスの１／２しか走査しない。
【００５３】
図９Ｄ〜図９Ｆにおいて、トランジスタＴＧＨおよびＴＧＭ、あるいは、トランジスタＴＧＢおよびＴＧＭは、同時にコマンドを与えられる。また、これらのトランジスタは、順々に駆動されてもよい。
【００５４】
ライン時間中、画素マトリックスは、全体的に読み出され、そして、メモリ／マトリックス１６内に合計されなければならない。この読み出しは、それぞれの列に存在する複数の画素を同時に読み出すことによって、列から列へ次々に実行される（ローリング・シャッター・モード：rolling shutter mode）。したがって、ラインに存在する変換器は、ライン時間ＴＬ中に、画素マトリックスに存在する列の数と同じ回数だけ変換を実行する。図４の列に隣接する列のタイムチャートは、単に変換時間ＴＣだけシフトされたものである。
【００５５】
従来のＴＤＩ−ＭＯＳセンサの場合と同様に管理されるメモリ／マトリックス１６については、本出願においては詳細に説明しない。
【００５６】
このようにして、それぞれのイメージ・スライスは、１画素ピッチの移動に対して２回走査され、即ち、１回目は、フォトダイオードＤ１によって、そして、２回目は、フォトダイオードＤ１に対して１／２画素ピッチだけずらされたフォトダイオードＤ１’によって走査される。この特定のオーバーサンプリングは、イメージ・モーションＭＴＦを大きく改善するのを可能にし、０．６３７から約０．９となる（ナイキスト周波数において計算された）。従来技術とは異なって、画素のピッチは変更されず、イメージの空間解像度も変更されない。したがって、時間的制約は変わらない。
【００５７】
実際には、時間的制約は、読み出し回路およびアナログ−ディジタル変換器によって課される。実際、ｍ個の列からなるマトリックスの場合、ｍ回の変換（または、ＣＤＳの場合には２ｍ回の変換）が、ライン時間ＴＬ中に実行されなければならない。ライン時間は、イメージの走査速度およびピッチに応じて予め定められるので、マトリックスの列の数を制限するのは、読み出し回路および変換回路の速度である。
【符号の説明】
【００５８】
１０、１０’ 感光性サイト（フォトサイト）
１２ シフトレジスタ
１４ 電荷−電圧変換器
１５ 制御回路
１６ マトリックス
１８、２０ イメージ・スライス
２２ 矢印
Ａ ノード
Ｃ１，Ｃ１’ 積分コンデンサ
Ｃ２ バッファ・コンデンサ（記憶コンデンサ）
Ｄ１、Ｄ１’ フォトダイオード（感光性素子）
Ｌ 読み出しバス
Ｍ２ フォロア・トランジスタ
Ｐｘ 画素
ＲＳ 選択トランジスタ
ＲＳＴ リセット・トランジスタ
ＴＧ 転送トランジスタ
ＴＧＭ 転送トランジスタ（第１の転送素子）
ＴＧＨ 転送トランジスタ（第２の転送素子）
ＴＧＢ 転送トランジスタ（第３の転送素子）
Ｖｄｄ 電源ライン
Σ メモリセル
ＳＩＧ 輝度レベル
ＲＥＦ 基準レベル
【特許請求の範囲】
【請求項１】
行および列として編成された画素からなるマトリックス（１０’）を備える時間遅延積分イメージセンサであって、
それぞれの画素（Ｐｘ）が、
−第１の感光性素子（Ｄ１）と、
−記憶ノード（Ａ、Ｃ２）と、
−前記第１の感光性素子（Ｄ１）と前記記憶ノード（Ａ）との間に接続された第１の転送素子（ＴＧＭ）と、
を備え、
それぞれの前記画素（Ｐｘ）が、
−第２の感光性素子（Ｄ１’）と、
−前記第２の感光性素子（Ｄ１’）と前記記憶ノード（Ａ）との間に接続された第２の転送素子（ＴＧＨ）と、
−前記記憶ノード（Ａ）と、列に存在する隣接画素の前記第２の感光性素子（Ｄ１’）との間に接続された第３の転送素子（ＴＧＢ）と、
を備えることを特徴とし、かつ、イメージセンサが、
前記第１および第２の転送素子（ＴＧＭ、ＴＧＨ）をオン状態にするコマンドおよび前記第３の転送素子（ＴＧＢ）をオフ状態にするコマンドを同時に与えるように構成され、かつ、別の段階においては、前記第１および第３の転送素子（ＴＧＭ、ＴＧＢ）をオン状態にするコマンドおよび前記第２の転送素子（ＴＧＨ）をオフ状態にするコマンドを同時に与えるように構成された制御回路（１５）を備える、
ことを特徴とする時間遅延積分イメージセンサ。
【請求項２】
前記イメージセンサが、
−前記画素（Ｐｘ）からなる行ごとに、前記行に存在する前記画素に共通の読み出しバス（Ｌ）を備え、
−前記画素からなる列ごとに、前記列の前記画素に共通の読み出し選択ライン（ＣＳ）を備える、
ことを特徴とする請求項１に記載のイメージセンサ。
【請求項３】
前記イメージセンサが、いくつかの行の画素（Ｐｘ）の蓄積された輝度レベルを１つの行のメモリセルに記憶するために、前記読み出しバス（Ｌ）に接続された前記メモリセル（Σ）からなるマトリックス（１６）を備えることを特徴とする請求項２に記載のイメージセンサ。
【請求項４】
前記イメージセンサが、それぞれの前記画素（Ｐｘ）の相関二重サンプリングを実行するための手段（ＲＳＴ）を備えることを特徴とする請求項１から請求項３のいずれか一項に記載のイメージセンサ。
【請求項５】
前記第１および第２の感光性素子（Ｄ１、Ｄ１’）が、同じ寸法を有するｐｉｎ型ダイオードであることを特徴とする請求項１から請求項４のいずれか一項に記載のイメージセンサ。
【請求項６】
行および列として編成された画素（Ｐｘ）からなるマトリックス（１０’）を備える時間遅延積分イメージセンサを管理するための方法であって、
−第１の１／２周期（Ｔ１）中に、前記画素の第１および第２の感光性素子（Ｄ１、Ｄ１’）を露光するステップと、
−前記第１の感光性素子（Ｄ１）の輝度レベルを前記画素の記憶ノード（Ａ）に転送し、かつ、前記第２の感光性素子（Ｄ１’）の輝度レベルを前記画素の前記記憶ノード（Ａ）に転送するステップと、
−第２の１／２周期（Ｔ２）中に、前記画素の前記第１および第２の感光性素子を露光するステップと、
−前記第１の感光性素子（Ｄ１）の輝度レベルを前記画素の前記記憶ノード（Ａ）に転送し、かつ、前記第２の感光性素子（Ｄ１’）の輝度レベルを列に存在する隣接画素の前記記憶ノード（Ａ）に転送するステップと、
−前記画素の前記記憶ノード（Ａ）における蓄積された輝度レベルを読み出すステップと、からなる連続するステップを、前記列に存在する画素ごとに備えることを特徴とする方法。
【請求項７】
−前記画素（Ｐｘ）の前記蓄積された輝度レベル（ＳＩＧ）をそれぞれ読み出す前に、前記画素（Ｐｘ）の基準レベル（ＲＥＦ）を読み出すステップと、
−前記蓄積された輝度レベルから前記基準レベルを減じるステップと、
を備える請求項６に記載の方法。
【請求項８】
同一の列に存在する複数の前記画素（Ｐｘ）が同時にコマンドを与えられ、かつ、複数の前記列が、同じ周期中に、連続的にアドレスされることを特徴とする請求項６または請求項７に記載の方法。
【請求項１】
行および列として編成された画素からなるマトリックス（１０’）を備える時間遅延積分イメージセンサであって、
それぞれの画素（Ｐｘ）が、
−第１の感光性素子（Ｄ１）と、
−記憶ノード（Ａ、Ｃ２）と、
−前記第１の感光性素子（Ｄ１）と前記記憶ノード（Ａ）との間に接続された第１の転送素子（ＴＧＭ）と、
を備え、
それぞれの前記画素（Ｐｘ）が、
−第２の感光性素子（Ｄ１’）と、
−前記第２の感光性素子（Ｄ１’）と前記記憶ノード（Ａ）との間に接続された第２の転送素子（ＴＧＨ）と、
−前記記憶ノード（Ａ）と、列に存在する隣接画素の前記第２の感光性素子（Ｄ１’）との間に接続された第３の転送素子（ＴＧＢ）と、
を備えることを特徴とし、かつ、イメージセンサが、
前記第１および第２の転送素子（ＴＧＭ、ＴＧＨ）をオン状態にするコマンドおよび前記第３の転送素子（ＴＧＢ）をオフ状態にするコマンドを同時に与えるように構成され、かつ、別の段階においては、前記第１および第３の転送素子（ＴＧＭ、ＴＧＢ）をオン状態にするコマンドおよび前記第２の転送素子（ＴＧＨ）をオフ状態にするコマンドを同時に与えるように構成された制御回路（１５）を備える、
ことを特徴とする時間遅延積分イメージセンサ。
【請求項２】
前記イメージセンサが、
−前記画素（Ｐｘ）からなる行ごとに、前記行に存在する前記画素に共通の読み出しバス（Ｌ）を備え、
−前記画素からなる列ごとに、前記列の前記画素に共通の読み出し選択ライン（ＣＳ）を備える、
ことを特徴とする請求項１に記載のイメージセンサ。
【請求項３】
前記イメージセンサが、いくつかの行の画素（Ｐｘ）の蓄積された輝度レベルを１つの行のメモリセルに記憶するために、前記読み出しバス（Ｌ）に接続された前記メモリセル（Σ）からなるマトリックス（１６）を備えることを特徴とする請求項２に記載のイメージセンサ。
【請求項４】
前記イメージセンサが、それぞれの前記画素（Ｐｘ）の相関二重サンプリングを実行するための手段（ＲＳＴ）を備えることを特徴とする請求項１から請求項３のいずれか一項に記載のイメージセンサ。
【請求項５】
前記第１および第２の感光性素子（Ｄ１、Ｄ１’）が、同じ寸法を有するｐｉｎ型ダイオードであることを特徴とする請求項１から請求項４のいずれか一項に記載のイメージセンサ。
【請求項６】
行および列として編成された画素（Ｐｘ）からなるマトリックス（１０’）を備える時間遅延積分イメージセンサを管理するための方法であって、
−第１の１／２周期（Ｔ１）中に、前記画素の第１および第２の感光性素子（Ｄ１、Ｄ１’）を露光するステップと、
−前記第１の感光性素子（Ｄ１）の輝度レベルを前記画素の記憶ノード（Ａ）に転送し、かつ、前記第２の感光性素子（Ｄ１’）の輝度レベルを前記画素の前記記憶ノード（Ａ）に転送するステップと、
−第２の１／２周期（Ｔ２）中に、前記画素の前記第１および第２の感光性素子を露光するステップと、
−前記第１の感光性素子（Ｄ１）の輝度レベルを前記画素の前記記憶ノード（Ａ）に転送し、かつ、前記第２の感光性素子（Ｄ１’）の輝度レベルを列に存在する隣接画素の前記記憶ノード（Ａ）に転送するステップと、
−前記画素の前記記憶ノード（Ａ）における蓄積された輝度レベルを読み出すステップと、からなる連続するステップを、前記列に存在する画素ごとに備えることを特徴とする方法。
【請求項７】
−前記画素（Ｐｘ）の前記蓄積された輝度レベル（ＳＩＧ）をそれぞれ読み出す前に、前記画素（Ｐｘ）の基準レベル（ＲＥＦ）を読み出すステップと、
−前記蓄積された輝度レベルから前記基準レベルを減じるステップと、
を備える請求項６に記載の方法。
【請求項８】
同一の列に存在する複数の前記画素（Ｐｘ）が同時にコマンドを与えられ、かつ、複数の前記列が、同じ周期中に、連続的にアドレスされることを特徴とする請求項６または請求項７に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図９Ｇ】
【図９Ｈ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図９Ｄ】
【図９Ｅ】
【図９Ｆ】
【図９Ｇ】
【図９Ｈ】
【公開番号】特開２０１１−２５９４２８（Ｐ２０１１−２５９４２８Ａ）
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１１−１２４０６６（Ｐ２０１１−１２４０６６）
【出願日】平成２３年６月２日（２０１１．６．２）
【出願人】（５１０２２５２９２）コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブ (97)
【氏名又は名称原語表記】ＣＯＭＭＩＳＳＡＲＩＡＴ Ａ Ｌ’ＥＮＥＲＧＩＥ ＡＴＯＭＩＱＵＥ ＥＴ ＡＵＸ ＥＮＥＲＧＩＥＳ ＡＬＴＥＲＮＡＴＩＶＥＳ
【住所又は居所原語表記】Ｂａｔｉｍｅｎｔ Ｌｅ Ｐｏｎａｎｔ Ｄ，２５ ｒｕｅ Ｌｅｂｌａｎｃ，Ｆ−７５０１５ Ｐａｒｉｓ， ＦＲＡＮＣＥ
【Ｆターム（参考）】
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願番号】特願２０１１−１２４０６６（Ｐ２０１１−１２４０６６）
【出願日】平成２３年６月２日（２０１１．６．２）
【出願人】（５１０２２５２９２）コミサリア ア レネルジー アトミック エ オ ゼネルジー アルテルナティブ (97)
【氏名又は名称原語表記】ＣＯＭＭＩＳＳＡＲＩＡＴ Ａ Ｌ’ＥＮＥＲＧＩＥ ＡＴＯＭＩＱＵＥ ＥＴ ＡＵＸ ＥＮＥＲＧＩＥＳ ＡＬＴＥＲＮＡＴＩＶＥＳ
【住所又は居所原語表記】Ｂａｔｉｍｅｎｔ Ｌｅ Ｐｏｎａｎｔ Ｄ，２５ ｒｕｅ Ｌｅｂｌａｎｃ，Ｆ−７５０１５ Ｐａｒｉｓ， ＦＲＡＮＣＥ
【Ｆターム（参考）】
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