DC−DCコンバータ
【課題】 インダクタンス素子の巻数比を高くすることなく、降圧が可能なDC−DCコンバータを提供する。
【解決手段】 直流電圧が供給される第1,第2のスイッチング素子を有し、デッドタイム期間以外はいずれか一方のスイッチング素子がオンして他方のスイッチング素子がオフとなるように周期的な動作をするスイッチング回路と、コンデンサ、第1,第2のインダクタンス素子で構成され、コンデンサ及び第1,第2のインダクタンス素子の1次巻線を直列にして、スイッチング回路の出力点と基準電位点間(または入力電圧点間)に接続した直列回路と、第1,第2のインダクタンス素子の2次巻線に誘起された電圧をそれぞれ整流する整流素子を含み直流出力電圧を得る出力回路と、を具備する。
【解決手段】 直流電圧が供給される第1,第2のスイッチング素子を有し、デッドタイム期間以外はいずれか一方のスイッチング素子がオンして他方のスイッチング素子がオフとなるように周期的な動作をするスイッチング回路と、コンデンサ、第1,第2のインダクタンス素子で構成され、コンデンサ及び第1,第2のインダクタンス素子の1次巻線を直列にして、スイッチング回路の出力点と基準電位点間(または入力電圧点間)に接続した直列回路と、第1,第2のインダクタンス素子の2次巻線に誘起された電圧をそれぞれ整流する整流素子を含み直流出力電圧を得る出力回路と、を具備する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、降圧比の大きいDC−DCコンバータに関し、例えば商用電源電圧を直流化して低電圧に変換するDC−DCコンバータに関する。
【背景技術】
【0002】
従来、商用電源電圧を降圧して直流電圧を得るため、DC−DCコンバータ(直流・直流変換回路)が使用されている。DC−DCコンバータとしては降圧型、昇圧型、昇降圧型が知られており、例えばトランスとスイッチング素子を用いたものがある。この場合、スイッチング素子をオン・オフすることでトランスの1次巻線に励磁電流を流し、2次巻線に生じる電圧を整流して直流出力電圧を得るようにしている。
【0003】
ところで、トランス入り降圧型コンバータの場合、スイッチング素子のオン・オフ期間を制御することにより出力電圧を制御可能であるが、基本的には、入力電圧をVin、出力電圧をVout、スイッチング素子の時比率をD、トランスの1次巻線の巻数N1と2次巻線の巻数N2の比(N1/N2)をnとしたとき、出力電圧Voutは、
Vout=D×Vin/n・・・(1)
で表される。尚、時比率Dは、スイッチング素子のスイッチング周期をTs、そのオン期間をTonとしたとき、D=Ton/Tsで示される。
【0004】
したがって降圧比の大きなDC−DCコンバータは、トランスの巻数比nを高くする必要があり、巻数が多いと洩れインダクタンスが増加し高周波化した際には周波数特性の劣化を招いていた。また巻数比nが高くなるため、小型化が困難であるという不都合があった。このため、商用電源電圧を降圧してもせいぜい5ボルト程度までにしか降圧することができず、さらに低い電圧(例えば2〜3ボルト)を得る場合には、一旦中間電圧に降圧し再度降圧する方式が採用されていた。この場合には、DC−DCコンバータが2段挿入されることとなり、効率の低下、部品点数増加等の問題があった。
【0005】
特許文献1には、降圧型のDC−DCコンバータの一例が記載されているが、出力電圧は上記(1)式で規定されるため、降圧するにも限度があった。
【特許文献1】米国特許6,728,118 B1
【発明の開示】
【発明が解決しようとする課題】
【0006】
従来のDC−DCコンバータは、商用電源から低電圧に変換した出力電圧を得ようとするとトランスの巻数比を高くする必要があり、周波数特性の劣化を招いたり、小型化が困難であるという不都合があり、降圧するにも限度があった。
【0007】
本発明は、上記事情に鑑み、さらなる降圧が可能なDC−DCコンバータを提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明のDC−DCコンバータは、直流電圧が供給される入力電圧点と基準電位点間に直列に接続された第1,第2のスイッチング素子を有し、一方のスイッチング素子が導通して他方のスイッチング素子が非導通となる期間、両方のスイッチング素子がオフとなる期間、及び他方のスイッチング素子が導通して一方のスイッチング素子が非導通となる期間を周期的に繰り返すスイッチング回路と;
コンデンサ、第1のインダクタンス素子、第2のインダクタンス素子で構成され、前記第1,第2のインダクタンス素子は1次巻線と2次巻線を有し、前記コンデンサ及び前記第1,第2のインダクタンス素子の1次巻線を直列にして、前記スイッチング回路の出力点と前記基準電位点間または前記スイッチング回路の出力点と前記入力電圧点間に接続した直列回路と;前記第1,第2のインダクタンス素子の2次巻線に誘起された電圧をそれぞれ整流する整流素子を含み、直流出力電圧を得る出力回路と;を具備したことを特徴とする。
【0009】
また、本発明のDC−DCコンバータは、直流電圧が供給される入力電圧点と基準電位点間に直列に接続された第1,第2のスイッチング素子を有し、一方のスイッチング素子が導通して他方のスイッチング素子が非導通となる期間、両方のスイッチング素子がオフとなる期間、及び他方のスイッチング素子が導通して一方のスイッチング素子が非導通となる期間を周期的に繰り返すスイッチング回路と;コンデンサ、第1のインダクタンス素子、第2のインダクタンス素子で構成され、前記第1のインダクタンス素子は1次巻線と2次巻線を有し、前記コンデンサ及び前記第1のインダクタンス素子の1次巻線と前記第2のインダクタンス素子を直列にして、前記スイッチング回路の出力点と前記基準電位点間または前記スイッチング回路の出力点と前記入力電圧点間に接続した直列回路と;前記第1のインダクタンス素子の2次巻線及び前記第2のインダクタンス素子に誘起された電圧をそれぞれ整流する整流素子を含み、直流出力電圧を得る出力回路と;を具備したことを特徴とする。
【発明の効果】
【0010】
本発明によれば、インダクタンス素子(トランスやインダクタ)の1次側と2次側の巻数比を小さくしても十分に降圧した出力電圧を得ることができ、周波数特性の安定したDC−DCコンバータを提供することができる。
【発明を実施するための最良の形態】
【0011】
以下、この発明の実施の形態について図面を参照して詳細に説明する。
【実施例1】
【0012】
図1は本発明のDC−DCコンバータの一実施形態を示す回路図であり、図2は動作説明用の波形図である。
【0013】
図1のDC−DCコンバータ100は、直流電源10から入力電圧Vinが供給され、直流電源10は、商用交流電源電圧を整流・平滑する回路で成り例えば100Vの直流電源である。この直流電源10の正極には、スイッチング素子11とスイッチング素子12の直列回路の一端が接続され、この直列回路の他端は直流電源10の負極(基準電位点)に接続されており、スイッチング素子11とスイッチング素子12はスイッチング回路を形成している。
【0014】
スイッチング素子11,12は、例えばFET(電界効果トランジスタ)で構成される。以下、スイッチング素子としてFETを用いた例を説明するが、他のトランジスタで構成することもできる。
【0015】
FET11と12の接続点は、コンデンサ13、インダクタンス素子14の1次巻線141、インダクタンス素子15の1次巻線151で構成する直列回路を介して直流電源10の負極に接続されている。尚、インダクタンス素子14、15は、インダクタ又はトランスで構成されるが、図1の実施形態ではインダクタンス素子14はインダクタであり、インダクタンス素子15はトランスである場合について説明する。
【0016】
インダクタ14の2次巻線142の一端には整流素子、例えばダイオード16のカソードが接続され、インダクタ14の2次巻線142の他端はトランス15の2次巻線152の一端に接続され、トランス15の2次巻線152の他端には整流用ダイオード17のカソードが接続されている。
【0017】
インダクタ14の2次巻線142の他端とトランス15の2次巻線151の一端は出力電圧端子201に接続され、ダイオード16,17のアノードは共に出力電圧端子202に接続され、出力電圧端子201,202間には平滑コンデンサ18が接続されている。本例では、インダクタ14の1次巻線141と2次巻線142の巻数比はn:1であり、トランス15の1次巻線151と2次巻線152の巻数比もn:1に設定されている。
【0018】
また、前記FET11,12は制御IC19からのドライブ信号DrvA、DrvBによって、オン・オフ状態が制御され、一方がオンのときには他方がオフするように制御され、FET11,12の両者が同時に導通するのを防止するため、及びゼロ電圧スイッチングを実現するために、両FET11,12が共にオフするデッドタイム期間以外はいずれかのFET11,12が必ずオンするように制御する。尚、ゼロ電圧スイッチングのため、FET11,12の少なくとも一方に並列にコンデンサを接続しても良い。また、この並列コンデンサの代わりにFET11,12の浮遊容量を利用することもできる。
【0019】
また、出力電圧端子201にはフィードバック回路20が接続されている。このフィードバック回路20は、出力電圧を安定化するため出力電圧端子201の電圧を検出して基準電圧と比較し、その比較結果によってFET11,12のオンオフデューティを可変するように前記制御IC19をコントロールする。
【0020】
次に、本発明のDC−DCコンバータ100の動作を図2及び図3,図4を参照して説明する。図2は、動作原理を説明するための図1の各部の波形図を示し、上から順に、DrvA、DrvBは、FET11,12のドライブ信号、VswはFET12に印加される電圧、Vcはコンデンサ13に印加される電圧、Vl1はインダクタ14の1次巻線141に印加される電圧、Vt1はトランス15の1次巻線151に印加される電圧を示している。
【0021】
また、Vrec1は整流素子17に印加される電圧、vrec2は整流素子16に印加される電圧、Irec1は整流素子17の電流、Irec2は整流素子16の電流、I1はトランス15の1次側の電流、Isw1はFET11の電流、Isw2はFET12の電流波形を示している。
【0022】
尚、図2において、期間T2はFET11のオン期間、T4はFET12のオン期間を示し、T1,T3,T5は双方がオフするデッドタイム期間を示している。
【0023】
FET11とFET12は交互にオン(導通)とオフ(非導通)を繰り返し、FET11がオンの期間(FET12がオフの期間)は、図3に示すように直流電源VinからFET11、コンデンサ13、インダクタ14及びトランス15の各1次巻線141,151を介して電流が流れる。このとき、インダクタ14及びトランス15の2次巻線142,152に誘起される電圧は、整流素子17に対しては順方向となり、電流Irec1が流れ、整流素子16に対しては逆電圧となるため非導通となる。
【0024】
一方、FET12がオンの期間(FET11がオフの期間)は、図4に示すようにFET12のルートを通って、コンデンサ13、インダクタ14及びトランス15の各1次巻線141,151に電流が流れる。このとき、インダクタ14及びトランス15の2次巻線142,152に誘起される電圧は、整流素子16に対しては順方向となり、電流Irec2が流れ、整流素子17に対しては逆電圧となるため非導通となる。
【0025】
これにより、出力電圧端子201には、図2のトランス15の1次巻線151に印加される電圧Vt1と、インダクタの1次巻線141に印加される電圧Vl1(斜線を施した期間)を整流し、平滑コンデンサ18で平滑された直流電圧Voutが得られる。
【0026】
以上の動作をより詳細に説明する。尚、説明のため、FET11,12、インダクタ14、トランス15の電圧降下、及びインダクタ14、トランス15の漏れインダクタンス、デッドタイムは無視する。
【0027】
入力電圧をVin、出力電圧をVout、コンデンサ13に印加される電圧をVc、インダクタ14の1次巻線141に印加される電圧をVl1、トランス15の1次巻線151に印加される電圧をVt1とし、コンデンサ13、インダクタの1次巻線141、トランスの1次巻線151に流れる電流をI1、FET11がオンする期間をTonとし、FET11がオフする期間をToffとし、スイッチング周期をTsとしたとき以下の式が成立する。
【0028】
Ts=Ton+Toff ・・・(2)
このとき、FET11のオン期間の比率(時比率)をDとし、次式で定義する。
【0029】
D=Ton/Ts ・・・(3)
又、インダクタ14の1次側巻線141の巻数をNl1とし、2次側巻線142の巻数をNl2としたとき、巻数比nl1を次式のように定義する。
【0030】
nl1=Nl1/Nl2 ・・・(4)
同様に、トランス15の1次側巻線151の巻数をNt1とし、2次側巻線152の巻数をNt2としたとき、巻数比nt1を下式のように定義する。
【0031】
nt1=Nt1/Nt2 ・・・(5)
出力電圧のリップル電圧を最小にするには、nl1とnt1を等しくすればよく、次式のように定義する。
【0032】
n=nl1=nt1 ・・・(6)
このとき、コンデンサ13に印加される電圧Vcは次式で表される。
【0033】
Vc=DVin ・・・(7)
図3において、コンデンサ13の電圧はDVinであり、インダクタ14の1次巻線141とトランス15の1次巻線151の接続点には出力電圧Voutのn倍の電圧n・Voutが発生するから、インダクタ14の1次巻線141の両端の電圧は、(Vin−DVin−nVout)となる。
【0034】
これにより、インダクタ14の1次巻線141のインダクタンスをL、Tonの期間に1次巻線141に流れる電流の変化分をΔIlon、Toffの期間にインダクタ14の1次巻線141に流れる電流の変化分をΔI1offとしたとき、以下の(8)(9)式が成立する。
【0035】
ΔI1on=(Vin−DVin−nVout)×Ton/L・・・ (8)
ΔI1off=nVout×Toff/L ・・・(9)
図5で示すように、電流ΔI1onは、インダクタ14を励磁する電流であり、所定の傾きをもって立ち上がる。I1offはインダクタ14の励磁エネルギーを放出する電流であり、所定の傾きをもって立ち下がる。このような電流が連続するモードでは、次式(10)が成立する。
【0036】
ΔI1off=ΔI1on・・・(10)
ここで、このような電流連続モードにおける出力電圧Voutを(3)式及び、(8)式〜(10)式より求めると、式(11)のようになる。
【0037】
Vout=D×(1−D)×Vin/n ・・・(11)
(11)式は従来の降圧形コンバータにおける(1)式に対して、(1−D)が乗算された形となるため、降圧比が従来に比べてさらに高いことがわかる。また、(11)式では、VoutはD=0.5のときが最大で、Dを0.5より大きくしても、小さくしてもVoutは小さくなることがわかる。
【0038】
(11)式をDについて解くと、値は2値得られ、0<D<0.5のときは、
【数1】
で表すことができ、0.5<D<1のときは、
【数2】
【0039】
となる。
【0040】
よって、出力電圧をフィードバック回路20を介して制御IC19に帰還し、安定化電源を構成する場合は、図6で示すように、0<D<0.5の範囲W1、又は0.5<D<1の範囲W2のいずれか一方の範囲で動作するよう、時比率に制限をかけるよう制御IC19をコントロールする必要がある。
【0041】
以上に述べたように、本発明のDC−DCコンバータによれば、スイッチング素子の出力(FET11,12の接続点)をコンデンサ13を介してインダクタ14とトランス15の直列回路に接続し、入力電圧Vinとコンデンサ13に印加された電圧Dvinの差分電圧(Vin−DVin)を、インダクタ14およびトランス15により2次側へ電力伝送させることにより、従来の降圧形コンバータに比べて(1−D)を乗算した出力電圧を得ることができ、降圧比の高いコンバータを構成することができる。したがって、100Vの入力電圧から3.3Vや2.5Vといった低い電圧を得ることが可能となり、効率の向上、部品点数の削減を図ることができる。
【実施例2】
【0042】
図7は本発明のDC−DCコンバータの第2の実施形態を示すものである。本発明では、コンデンサ13と、インダクタの1次巻線141と、トランスの1次巻線151は直列に接続されれば良く、コンデンサ13の挿入位置を図1とは異なる位置、例えばトランス15の他端側に配置したものである。
【0043】
図8は本発明のDC−DCコンバータの第3の実施形態を示すもので、FET11,12のスイッチング損失改善のために、インダクタ21とコンデンサ22を追加したものである。インダクタ21は、FET11,12の接続点とコンデンサ13間に直列に接続され、コンデンサ22はFET12と並列に接続され、これらインダクタ21とコンデンサ22は共振回路を構成し、スイッチング素子11,12のターンオフ時の電力損失を改善するゼロボルトスイッチZVSを構成する。尚、コンデンサ22はFET11と並列に接続しても良い。
【0044】
図9は本発明のDC−DCコンバータの第4の実施形態を示すもので、トランス15を非絶縁化するため、1巻線のトランス23で構成したものである。これにより、1次側と2次側のグランドを共通化することができる。あるいは、非絶縁形にするためには、前記トランス23を1巻線のインダクタに変更しても良い。
【0045】
さらに、図10は、本発明のDC−DCコンバータの第5の実施形態を示すもので、インダクタ14又はトランス15の少なくとも一方の2次巻線を複数巻線の構成にして多出力化を図ったものである。図10では、インダクタ14及びトランス15の両方の2次巻線を2巻線とした例を示しており、インダクタ14の1次巻線141に電磁結合したインダクタ142aと、トランス15の1次巻線に電磁結合したトランス巻線152aを追加し、同様に整流素子16a,17a、平滑コンデンサ18aを追加接続して多出力化したものである。
【0046】
また、図11は、本発明のDC−DCコンバータの第6の実施形態を示すもので、トランス15の1次巻線151の他端側を入力電圧Vinの正側に接続したものである。この場合も図1と同様の作用効果が得られる。
【0047】
さらに、図示はしないが、インダクタンス14とトランス15の位置を入替えても良いし、整流素子16,17は極性を逆にすることで、出力電圧の極性を変えることができる。
【0048】
このように、本発明では、降圧型DC−DCコンバータにおいて、(1−D)を乗じた低電圧出力を得ることができる。したがって、従来に比べてインダクタやトランスの1次側と2次側の巻数比を小さくしても十分に降圧した出力電圧を得ることができる。このため、洩れインダクタンスを減少することができ、周波数特性の安定したDC−DCコンバータを提供することができる。
【図面の簡単な説明】
【0049】
【図1】本発明のDC−DCコンバータの一実施形態を示す回路図。
【図2】同実施形態における各部の信号波形を示す波形図。
【図3】同実施形態における動作を説明するための回路図。
【図4】同実施形態における動作を説明するための回路図。
【図5】同実施形態における動作を説明するための電流波形図。
【図6】同実施形態における動作を説明するための出力電圧の特性図。
【図7】本発明のDC−DCコンバータの第2の実施形態を示す回路図。
【図8】本発明のDC−DCコンバータの第3の実施形態を示す回路図。
【図9】本発明のDC−DCコンバータの第4の実施形態を示す回路図。
【図10】本発明のDC−DCコンバータの第5の実施形態を示す回路図。
【図11】本発明のDC−DCコンバータの第6の実施形態を示す回路図。
【符号の説明】
【0050】
10…直流電源
11,12…スイッチング素子
13…コンデンサ
14…インダクタ(インダクタンス素子)
15,23…トランス(インダクタンス素子)
16,17…整流素子
18…平滑コンデンサ
19…制御IC
20…フィードバック回路
21…インダクタンス
22…コンデンサ
23…トランス
【技術分野】
【0001】
本発明は、降圧比の大きいDC−DCコンバータに関し、例えば商用電源電圧を直流化して低電圧に変換するDC−DCコンバータに関する。
【背景技術】
【0002】
従来、商用電源電圧を降圧して直流電圧を得るため、DC−DCコンバータ(直流・直流変換回路)が使用されている。DC−DCコンバータとしては降圧型、昇圧型、昇降圧型が知られており、例えばトランスとスイッチング素子を用いたものがある。この場合、スイッチング素子をオン・オフすることでトランスの1次巻線に励磁電流を流し、2次巻線に生じる電圧を整流して直流出力電圧を得るようにしている。
【0003】
ところで、トランス入り降圧型コンバータの場合、スイッチング素子のオン・オフ期間を制御することにより出力電圧を制御可能であるが、基本的には、入力電圧をVin、出力電圧をVout、スイッチング素子の時比率をD、トランスの1次巻線の巻数N1と2次巻線の巻数N2の比(N1/N2)をnとしたとき、出力電圧Voutは、
Vout=D×Vin/n・・・(1)
で表される。尚、時比率Dは、スイッチング素子のスイッチング周期をTs、そのオン期間をTonとしたとき、D=Ton/Tsで示される。
【0004】
したがって降圧比の大きなDC−DCコンバータは、トランスの巻数比nを高くする必要があり、巻数が多いと洩れインダクタンスが増加し高周波化した際には周波数特性の劣化を招いていた。また巻数比nが高くなるため、小型化が困難であるという不都合があった。このため、商用電源電圧を降圧してもせいぜい5ボルト程度までにしか降圧することができず、さらに低い電圧(例えば2〜3ボルト)を得る場合には、一旦中間電圧に降圧し再度降圧する方式が採用されていた。この場合には、DC−DCコンバータが2段挿入されることとなり、効率の低下、部品点数増加等の問題があった。
【0005】
特許文献1には、降圧型のDC−DCコンバータの一例が記載されているが、出力電圧は上記(1)式で規定されるため、降圧するにも限度があった。
【特許文献1】米国特許6,728,118 B1
【発明の開示】
【発明が解決しようとする課題】
【0006】
従来のDC−DCコンバータは、商用電源から低電圧に変換した出力電圧を得ようとするとトランスの巻数比を高くする必要があり、周波数特性の劣化を招いたり、小型化が困難であるという不都合があり、降圧するにも限度があった。
【0007】
本発明は、上記事情に鑑み、さらなる降圧が可能なDC−DCコンバータを提供することを目的とする。
【課題を解決するための手段】
【0008】
本発明のDC−DCコンバータは、直流電圧が供給される入力電圧点と基準電位点間に直列に接続された第1,第2のスイッチング素子を有し、一方のスイッチング素子が導通して他方のスイッチング素子が非導通となる期間、両方のスイッチング素子がオフとなる期間、及び他方のスイッチング素子が導通して一方のスイッチング素子が非導通となる期間を周期的に繰り返すスイッチング回路と;
コンデンサ、第1のインダクタンス素子、第2のインダクタンス素子で構成され、前記第1,第2のインダクタンス素子は1次巻線と2次巻線を有し、前記コンデンサ及び前記第1,第2のインダクタンス素子の1次巻線を直列にして、前記スイッチング回路の出力点と前記基準電位点間または前記スイッチング回路の出力点と前記入力電圧点間に接続した直列回路と;前記第1,第2のインダクタンス素子の2次巻線に誘起された電圧をそれぞれ整流する整流素子を含み、直流出力電圧を得る出力回路と;を具備したことを特徴とする。
【0009】
また、本発明のDC−DCコンバータは、直流電圧が供給される入力電圧点と基準電位点間に直列に接続された第1,第2のスイッチング素子を有し、一方のスイッチング素子が導通して他方のスイッチング素子が非導通となる期間、両方のスイッチング素子がオフとなる期間、及び他方のスイッチング素子が導通して一方のスイッチング素子が非導通となる期間を周期的に繰り返すスイッチング回路と;コンデンサ、第1のインダクタンス素子、第2のインダクタンス素子で構成され、前記第1のインダクタンス素子は1次巻線と2次巻線を有し、前記コンデンサ及び前記第1のインダクタンス素子の1次巻線と前記第2のインダクタンス素子を直列にして、前記スイッチング回路の出力点と前記基準電位点間または前記スイッチング回路の出力点と前記入力電圧点間に接続した直列回路と;前記第1のインダクタンス素子の2次巻線及び前記第2のインダクタンス素子に誘起された電圧をそれぞれ整流する整流素子を含み、直流出力電圧を得る出力回路と;を具備したことを特徴とする。
【発明の効果】
【0010】
本発明によれば、インダクタンス素子(トランスやインダクタ)の1次側と2次側の巻数比を小さくしても十分に降圧した出力電圧を得ることができ、周波数特性の安定したDC−DCコンバータを提供することができる。
【発明を実施するための最良の形態】
【0011】
以下、この発明の実施の形態について図面を参照して詳細に説明する。
【実施例1】
【0012】
図1は本発明のDC−DCコンバータの一実施形態を示す回路図であり、図2は動作説明用の波形図である。
【0013】
図1のDC−DCコンバータ100は、直流電源10から入力電圧Vinが供給され、直流電源10は、商用交流電源電圧を整流・平滑する回路で成り例えば100Vの直流電源である。この直流電源10の正極には、スイッチング素子11とスイッチング素子12の直列回路の一端が接続され、この直列回路の他端は直流電源10の負極(基準電位点)に接続されており、スイッチング素子11とスイッチング素子12はスイッチング回路を形成している。
【0014】
スイッチング素子11,12は、例えばFET(電界効果トランジスタ)で構成される。以下、スイッチング素子としてFETを用いた例を説明するが、他のトランジスタで構成することもできる。
【0015】
FET11と12の接続点は、コンデンサ13、インダクタンス素子14の1次巻線141、インダクタンス素子15の1次巻線151で構成する直列回路を介して直流電源10の負極に接続されている。尚、インダクタンス素子14、15は、インダクタ又はトランスで構成されるが、図1の実施形態ではインダクタンス素子14はインダクタであり、インダクタンス素子15はトランスである場合について説明する。
【0016】
インダクタ14の2次巻線142の一端には整流素子、例えばダイオード16のカソードが接続され、インダクタ14の2次巻線142の他端はトランス15の2次巻線152の一端に接続され、トランス15の2次巻線152の他端には整流用ダイオード17のカソードが接続されている。
【0017】
インダクタ14の2次巻線142の他端とトランス15の2次巻線151の一端は出力電圧端子201に接続され、ダイオード16,17のアノードは共に出力電圧端子202に接続され、出力電圧端子201,202間には平滑コンデンサ18が接続されている。本例では、インダクタ14の1次巻線141と2次巻線142の巻数比はn:1であり、トランス15の1次巻線151と2次巻線152の巻数比もn:1に設定されている。
【0018】
また、前記FET11,12は制御IC19からのドライブ信号DrvA、DrvBによって、オン・オフ状態が制御され、一方がオンのときには他方がオフするように制御され、FET11,12の両者が同時に導通するのを防止するため、及びゼロ電圧スイッチングを実現するために、両FET11,12が共にオフするデッドタイム期間以外はいずれかのFET11,12が必ずオンするように制御する。尚、ゼロ電圧スイッチングのため、FET11,12の少なくとも一方に並列にコンデンサを接続しても良い。また、この並列コンデンサの代わりにFET11,12の浮遊容量を利用することもできる。
【0019】
また、出力電圧端子201にはフィードバック回路20が接続されている。このフィードバック回路20は、出力電圧を安定化するため出力電圧端子201の電圧を検出して基準電圧と比較し、その比較結果によってFET11,12のオンオフデューティを可変するように前記制御IC19をコントロールする。
【0020】
次に、本発明のDC−DCコンバータ100の動作を図2及び図3,図4を参照して説明する。図2は、動作原理を説明するための図1の各部の波形図を示し、上から順に、DrvA、DrvBは、FET11,12のドライブ信号、VswはFET12に印加される電圧、Vcはコンデンサ13に印加される電圧、Vl1はインダクタ14の1次巻線141に印加される電圧、Vt1はトランス15の1次巻線151に印加される電圧を示している。
【0021】
また、Vrec1は整流素子17に印加される電圧、vrec2は整流素子16に印加される電圧、Irec1は整流素子17の電流、Irec2は整流素子16の電流、I1はトランス15の1次側の電流、Isw1はFET11の電流、Isw2はFET12の電流波形を示している。
【0022】
尚、図2において、期間T2はFET11のオン期間、T4はFET12のオン期間を示し、T1,T3,T5は双方がオフするデッドタイム期間を示している。
【0023】
FET11とFET12は交互にオン(導通)とオフ(非導通)を繰り返し、FET11がオンの期間(FET12がオフの期間)は、図3に示すように直流電源VinからFET11、コンデンサ13、インダクタ14及びトランス15の各1次巻線141,151を介して電流が流れる。このとき、インダクタ14及びトランス15の2次巻線142,152に誘起される電圧は、整流素子17に対しては順方向となり、電流Irec1が流れ、整流素子16に対しては逆電圧となるため非導通となる。
【0024】
一方、FET12がオンの期間(FET11がオフの期間)は、図4に示すようにFET12のルートを通って、コンデンサ13、インダクタ14及びトランス15の各1次巻線141,151に電流が流れる。このとき、インダクタ14及びトランス15の2次巻線142,152に誘起される電圧は、整流素子16に対しては順方向となり、電流Irec2が流れ、整流素子17に対しては逆電圧となるため非導通となる。
【0025】
これにより、出力電圧端子201には、図2のトランス15の1次巻線151に印加される電圧Vt1と、インダクタの1次巻線141に印加される電圧Vl1(斜線を施した期間)を整流し、平滑コンデンサ18で平滑された直流電圧Voutが得られる。
【0026】
以上の動作をより詳細に説明する。尚、説明のため、FET11,12、インダクタ14、トランス15の電圧降下、及びインダクタ14、トランス15の漏れインダクタンス、デッドタイムは無視する。
【0027】
入力電圧をVin、出力電圧をVout、コンデンサ13に印加される電圧をVc、インダクタ14の1次巻線141に印加される電圧をVl1、トランス15の1次巻線151に印加される電圧をVt1とし、コンデンサ13、インダクタの1次巻線141、トランスの1次巻線151に流れる電流をI1、FET11がオンする期間をTonとし、FET11がオフする期間をToffとし、スイッチング周期をTsとしたとき以下の式が成立する。
【0028】
Ts=Ton+Toff ・・・(2)
このとき、FET11のオン期間の比率(時比率)をDとし、次式で定義する。
【0029】
D=Ton/Ts ・・・(3)
又、インダクタ14の1次側巻線141の巻数をNl1とし、2次側巻線142の巻数をNl2としたとき、巻数比nl1を次式のように定義する。
【0030】
nl1=Nl1/Nl2 ・・・(4)
同様に、トランス15の1次側巻線151の巻数をNt1とし、2次側巻線152の巻数をNt2としたとき、巻数比nt1を下式のように定義する。
【0031】
nt1=Nt1/Nt2 ・・・(5)
出力電圧のリップル電圧を最小にするには、nl1とnt1を等しくすればよく、次式のように定義する。
【0032】
n=nl1=nt1 ・・・(6)
このとき、コンデンサ13に印加される電圧Vcは次式で表される。
【0033】
Vc=DVin ・・・(7)
図3において、コンデンサ13の電圧はDVinであり、インダクタ14の1次巻線141とトランス15の1次巻線151の接続点には出力電圧Voutのn倍の電圧n・Voutが発生するから、インダクタ14の1次巻線141の両端の電圧は、(Vin−DVin−nVout)となる。
【0034】
これにより、インダクタ14の1次巻線141のインダクタンスをL、Tonの期間に1次巻線141に流れる電流の変化分をΔIlon、Toffの期間にインダクタ14の1次巻線141に流れる電流の変化分をΔI1offとしたとき、以下の(8)(9)式が成立する。
【0035】
ΔI1on=(Vin−DVin−nVout)×Ton/L・・・ (8)
ΔI1off=nVout×Toff/L ・・・(9)
図5で示すように、電流ΔI1onは、インダクタ14を励磁する電流であり、所定の傾きをもって立ち上がる。I1offはインダクタ14の励磁エネルギーを放出する電流であり、所定の傾きをもって立ち下がる。このような電流が連続するモードでは、次式(10)が成立する。
【0036】
ΔI1off=ΔI1on・・・(10)
ここで、このような電流連続モードにおける出力電圧Voutを(3)式及び、(8)式〜(10)式より求めると、式(11)のようになる。
【0037】
Vout=D×(1−D)×Vin/n ・・・(11)
(11)式は従来の降圧形コンバータにおける(1)式に対して、(1−D)が乗算された形となるため、降圧比が従来に比べてさらに高いことがわかる。また、(11)式では、VoutはD=0.5のときが最大で、Dを0.5より大きくしても、小さくしてもVoutは小さくなることがわかる。
【0038】
(11)式をDについて解くと、値は2値得られ、0<D<0.5のときは、
【数1】
で表すことができ、0.5<D<1のときは、
【数2】
【0039】
となる。
【0040】
よって、出力電圧をフィードバック回路20を介して制御IC19に帰還し、安定化電源を構成する場合は、図6で示すように、0<D<0.5の範囲W1、又は0.5<D<1の範囲W2のいずれか一方の範囲で動作するよう、時比率に制限をかけるよう制御IC19をコントロールする必要がある。
【0041】
以上に述べたように、本発明のDC−DCコンバータによれば、スイッチング素子の出力(FET11,12の接続点)をコンデンサ13を介してインダクタ14とトランス15の直列回路に接続し、入力電圧Vinとコンデンサ13に印加された電圧Dvinの差分電圧(Vin−DVin)を、インダクタ14およびトランス15により2次側へ電力伝送させることにより、従来の降圧形コンバータに比べて(1−D)を乗算した出力電圧を得ることができ、降圧比の高いコンバータを構成することができる。したがって、100Vの入力電圧から3.3Vや2.5Vといった低い電圧を得ることが可能となり、効率の向上、部品点数の削減を図ることができる。
【実施例2】
【0042】
図7は本発明のDC−DCコンバータの第2の実施形態を示すものである。本発明では、コンデンサ13と、インダクタの1次巻線141と、トランスの1次巻線151は直列に接続されれば良く、コンデンサ13の挿入位置を図1とは異なる位置、例えばトランス15の他端側に配置したものである。
【0043】
図8は本発明のDC−DCコンバータの第3の実施形態を示すもので、FET11,12のスイッチング損失改善のために、インダクタ21とコンデンサ22を追加したものである。インダクタ21は、FET11,12の接続点とコンデンサ13間に直列に接続され、コンデンサ22はFET12と並列に接続され、これらインダクタ21とコンデンサ22は共振回路を構成し、スイッチング素子11,12のターンオフ時の電力損失を改善するゼロボルトスイッチZVSを構成する。尚、コンデンサ22はFET11と並列に接続しても良い。
【0044】
図9は本発明のDC−DCコンバータの第4の実施形態を示すもので、トランス15を非絶縁化するため、1巻線のトランス23で構成したものである。これにより、1次側と2次側のグランドを共通化することができる。あるいは、非絶縁形にするためには、前記トランス23を1巻線のインダクタに変更しても良い。
【0045】
さらに、図10は、本発明のDC−DCコンバータの第5の実施形態を示すもので、インダクタ14又はトランス15の少なくとも一方の2次巻線を複数巻線の構成にして多出力化を図ったものである。図10では、インダクタ14及びトランス15の両方の2次巻線を2巻線とした例を示しており、インダクタ14の1次巻線141に電磁結合したインダクタ142aと、トランス15の1次巻線に電磁結合したトランス巻線152aを追加し、同様に整流素子16a,17a、平滑コンデンサ18aを追加接続して多出力化したものである。
【0046】
また、図11は、本発明のDC−DCコンバータの第6の実施形態を示すもので、トランス15の1次巻線151の他端側を入力電圧Vinの正側に接続したものである。この場合も図1と同様の作用効果が得られる。
【0047】
さらに、図示はしないが、インダクタンス14とトランス15の位置を入替えても良いし、整流素子16,17は極性を逆にすることで、出力電圧の極性を変えることができる。
【0048】
このように、本発明では、降圧型DC−DCコンバータにおいて、(1−D)を乗じた低電圧出力を得ることができる。したがって、従来に比べてインダクタやトランスの1次側と2次側の巻数比を小さくしても十分に降圧した出力電圧を得ることができる。このため、洩れインダクタンスを減少することができ、周波数特性の安定したDC−DCコンバータを提供することができる。
【図面の簡単な説明】
【0049】
【図1】本発明のDC−DCコンバータの一実施形態を示す回路図。
【図2】同実施形態における各部の信号波形を示す波形図。
【図3】同実施形態における動作を説明するための回路図。
【図4】同実施形態における動作を説明するための回路図。
【図5】同実施形態における動作を説明するための電流波形図。
【図6】同実施形態における動作を説明するための出力電圧の特性図。
【図7】本発明のDC−DCコンバータの第2の実施形態を示す回路図。
【図8】本発明のDC−DCコンバータの第3の実施形態を示す回路図。
【図9】本発明のDC−DCコンバータの第4の実施形態を示す回路図。
【図10】本発明のDC−DCコンバータの第5の実施形態を示す回路図。
【図11】本発明のDC−DCコンバータの第6の実施形態を示す回路図。
【符号の説明】
【0050】
10…直流電源
11,12…スイッチング素子
13…コンデンサ
14…インダクタ(インダクタンス素子)
15,23…トランス(インダクタンス素子)
16,17…整流素子
18…平滑コンデンサ
19…制御IC
20…フィードバック回路
21…インダクタンス
22…コンデンサ
23…トランス
【特許請求の範囲】
【請求項1】
直流電圧が供給される入力電圧点と基準電位点間に直列に接続された第1,第2のスイッチング素子を有し、一方のスイッチング素子が導通して他方のスイッチング素子が非導通となる期間、両方のスイッチング素子がオフとなる期間、及び他方のスイッチング素子が導通して一方のスイッチング素子が非導通となる期間を周期的に繰り返すスイッチング回路と、
コンデンサ、第1のインダクタンス素子、第2のインダクタンス素子で構成され、前記第1,第2のインダクタンス素子は1次巻線と2次巻線を有し、前記コンデンサ及び前記第1,第2のインダクタンス素子の1次巻線を直列にして、前記スイッチング回路の出力点と前記基準電位点間または前記スイッチング回路の出力点と前記入力電圧点間に接続した直列回路と、
前記第1,第2のインダクタンス素子の2次巻線に誘起された電圧をそれぞれ整流する整流素子を含み、直流出力電圧を得る出力回路と、を具備したことを特徴とするDC−DCコンバータ。
【請求項2】
前記直流電圧源からの入力電圧をVin、前記直流出力電圧をVout、前記一方のスイッチング素子のスイッチング周期に対する導通期間の比率をDとしたとき、
Vout=D×(1−D)×Vin
となることを特徴とする請求項1記載のDC−DCコンバータ。
【請求項3】
前記第1,第2のインダクタンス素子は、1次巻線の巻数を2次巻線の巻数よりも多くしてその巻数比をnに設定し、前記直流電圧源からの入力電圧をVin、前記直流出力電圧をVout、前記一方のスイッチング素子のスイッチング周期に対する導通期間の比率をDとしたとき、
Vout=D×(1−D)×Vin/n
となることを特徴とする請求項1記載のDC−DCコンバータ。
【請求項4】
前記第1,第2のスイッチング素子は制御回路によって導通・非導通の制御が行われ、前記直流出力電圧の変化に応じて導通期間と非導通期間の比が制御されることを特徴とする請求項1記載のDC−DCコンバータ。
【請求項5】
前記第1,第2のインダクタンス素子のいずれか一方はトランスであり、他方はインダクタであることを特徴とする請求項1又は3記載のDC−DCコンバータ。
【請求項6】
前記スイッチング回路の出力点と前記直列回路との間にインダクタを接続し、前記第1,第2のスイッチング素子の少なくとも一方に並列に第2のコンデンサを接続したことを特徴とする請求項1記載のDC−DCコンバータ。
【請求項7】
前記第1,第2のインダクタンス素子の少なくとも一方は、複数の2次巻線を有し、それぞれの2次巻線に誘起された電圧を整流する整流素子を含み、直流出力電圧を多出力することを特徴とする請求項1記載のDC−DCコンバータ。
【請求項8】
直流電圧が供給される入力電圧点と基準電位点間に直列に接続された第1,第2のスイッチング素子を有し、一方のスイッチング素子が導通して他方のスイッチング素子が非導通となる期間、両方のスイッチング素子がオフとなる期間、及び他方のスイッチング素子が導通して一方のスイッチング素子が非導通となる期間を周期的に繰り返すスイッチング回路と、
コンデンサ、第1のインダクタンス素子、第2のインダクタンス素子で構成され、前記第1のインダクタンス素子は1次巻線と2次巻線を有し、前記コンデンサ及び前記第1のインダクタンス素子の1次巻線と前記第2のインダクタンス素子を直列にして、前記スイッチング回路の出力点と前記基準電位点間または前記スイッチング回路の出力点と前記入力電圧点間に接続した直列回路と、
前記第1のインダクタンス素子の2次巻線及び前記第2のインダクタンス素子に誘起された電圧をそれぞれ整流する整流素子を含み、直流出力電圧を得る出力回路と、を具備したことを特徴とするDC−DCコンバータ。
【請求項1】
直流電圧が供給される入力電圧点と基準電位点間に直列に接続された第1,第2のスイッチング素子を有し、一方のスイッチング素子が導通して他方のスイッチング素子が非導通となる期間、両方のスイッチング素子がオフとなる期間、及び他方のスイッチング素子が導通して一方のスイッチング素子が非導通となる期間を周期的に繰り返すスイッチング回路と、
コンデンサ、第1のインダクタンス素子、第2のインダクタンス素子で構成され、前記第1,第2のインダクタンス素子は1次巻線と2次巻線を有し、前記コンデンサ及び前記第1,第2のインダクタンス素子の1次巻線を直列にして、前記スイッチング回路の出力点と前記基準電位点間または前記スイッチング回路の出力点と前記入力電圧点間に接続した直列回路と、
前記第1,第2のインダクタンス素子の2次巻線に誘起された電圧をそれぞれ整流する整流素子を含み、直流出力電圧を得る出力回路と、を具備したことを特徴とするDC−DCコンバータ。
【請求項2】
前記直流電圧源からの入力電圧をVin、前記直流出力電圧をVout、前記一方のスイッチング素子のスイッチング周期に対する導通期間の比率をDとしたとき、
Vout=D×(1−D)×Vin
となることを特徴とする請求項1記載のDC−DCコンバータ。
【請求項3】
前記第1,第2のインダクタンス素子は、1次巻線の巻数を2次巻線の巻数よりも多くしてその巻数比をnに設定し、前記直流電圧源からの入力電圧をVin、前記直流出力電圧をVout、前記一方のスイッチング素子のスイッチング周期に対する導通期間の比率をDとしたとき、
Vout=D×(1−D)×Vin/n
となることを特徴とする請求項1記載のDC−DCコンバータ。
【請求項4】
前記第1,第2のスイッチング素子は制御回路によって導通・非導通の制御が行われ、前記直流出力電圧の変化に応じて導通期間と非導通期間の比が制御されることを特徴とする請求項1記載のDC−DCコンバータ。
【請求項5】
前記第1,第2のインダクタンス素子のいずれか一方はトランスであり、他方はインダクタであることを特徴とする請求項1又は3記載のDC−DCコンバータ。
【請求項6】
前記スイッチング回路の出力点と前記直列回路との間にインダクタを接続し、前記第1,第2のスイッチング素子の少なくとも一方に並列に第2のコンデンサを接続したことを特徴とする請求項1記載のDC−DCコンバータ。
【請求項7】
前記第1,第2のインダクタンス素子の少なくとも一方は、複数の2次巻線を有し、それぞれの2次巻線に誘起された電圧を整流する整流素子を含み、直流出力電圧を多出力することを特徴とする請求項1記載のDC−DCコンバータ。
【請求項8】
直流電圧が供給される入力電圧点と基準電位点間に直列に接続された第1,第2のスイッチング素子を有し、一方のスイッチング素子が導通して他方のスイッチング素子が非導通となる期間、両方のスイッチング素子がオフとなる期間、及び他方のスイッチング素子が導通して一方のスイッチング素子が非導通となる期間を周期的に繰り返すスイッチング回路と、
コンデンサ、第1のインダクタンス素子、第2のインダクタンス素子で構成され、前記第1のインダクタンス素子は1次巻線と2次巻線を有し、前記コンデンサ及び前記第1のインダクタンス素子の1次巻線と前記第2のインダクタンス素子を直列にして、前記スイッチング回路の出力点と前記基準電位点間または前記スイッチング回路の出力点と前記入力電圧点間に接続した直列回路と、
前記第1のインダクタンス素子の2次巻線及び前記第2のインダクタンス素子に誘起された電圧をそれぞれ整流する整流素子を含み、直流出力電圧を得る出力回路と、を具備したことを特徴とするDC−DCコンバータ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2007−74830(P2007−74830A)
【公開日】平成19年3月22日(2007.3.22)
【国際特許分類】
【出願番号】特願2005−259689(P2005−259689)
【出願日】平成17年9月7日(2005.9.7)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成19年3月22日(2007.3.22)
【国際特許分類】
【出願日】平成17年9月7日(2005.9.7)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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