【課題】メモリブロックを含んだ半導体装置において、高速化を実現する。
【解決手段】例えば、メモリブロックＭＢ１内に複数のメモリアレイＡＲＹ［０］〜ＡＲＹ［３］が備わった構成において、ＡＲＹ［０］〜ＡＲＹ［３］のサイズＡ［０］〜Ａ［３］が段階的に異なるように形成される。具体的には、ＭＢ１への内部制御信号（例えばクロック信号ＣＬＫ）の入力パッドＰＤ＿ＣＬＫや、ＭＢ１からのデータ信号の出力パッドＰＤ＿ＤＯからの距離が、ＡＲＹ［０］＜ＡＲＹ［１］＜ＡＲＹ［２］＜ＡＲＹ［３］の場合、例えば、Ａ［０］＞Ａ［１］＞Ａ［２］＞Ａ［３］となるように形成される。これによって、このパッドからの距離の違いに伴う伝送遅延時間の差分を各メモリアレイの動作遅延時間の差分で相殺することができ、ＭＢ１全体として高速化が図れる。 （もっと読む）

【課題】消費電流の変動を低減する。
【解決手段】エントリデータを保持可能なＣＡＭ部（４）を含み、入力された比較データと上記エントリデータとを比較し、その比較結果を出力可能な半導体記憶装置において、上記ＣＡＭ部に対して検索要求を発生させるためのコントローラ（１０）を設ける。上記コントローラは、電流変動を抑制するレベルの検索レートを設定可能な検索レート設定手段を含む。検索レート設定手段は、電流変動を抑制するレベルの検索レートを設定することができ、そのような設定が行われることで、検索動作による電流を常に流すことができ、電流変動を抑制することができる。 （もっと読む）

【課題】文字認識とバーコード認識の画像処理を区別して、文字認識の速度などの性能劣化を防ぎながら、バーコードの認識率向上を実現する帳票の文字認識技術を提供する。
【解決手段】画像処理装置において、バーコード付き伝票などのバーコード付き帳票のカラーまたはグレースケール画像を二値化する画像二値化部１０１と、バーコード付き帳票の二値画像を文字認識する文字認識部１０２と、バーコード付き帳票のカラーまたはグレースケール画像をバーコード認識するバーコード認識部１０３と、文字認識部の文字認識結果とバーコード認識部のバーコード認識結果とを合成する認識結果合成部１０４とを有する。 （もっと読む）

【課題】高い精度のインピーダンス調整回路を有する半導体装置を提供する。
【解決手段】可変抵抗回路と外部抵抗素子との分圧電圧と、基準電圧とを比較する差動増幅回路にオフセット調整回路を設ける。オフセット調整回路は、第１と第２オセット調整信号によりそれぞれオン／オフ制御されて上記差動増幅回路の第１と第２負荷抵抗に流れる電流を形成し、それぞれ並列形態にされた複数からなる第２と第３ＭＯＳＦＥＴ群を有する。上記差動増幅回路の両入力に基準電圧を供給した状態にし、上記第２と第３ＭＯＳＦＥＴ群に供給される第１オフセット調整信号による電流を変化させて上記差動増幅回路及びデジタル変換段を通した出力信号が変化した時点での第１オフセット調整信号又は上記第２オフセット調整信号をオフセット調整設定信号とする。 （もっと読む）

【課題】低消費電力および高精度な電圧発生回路を提供する。
【解決手段】例えば、電源電圧ＶＣＣと接地電源電圧ＧＮＤの間に、ソース−ドレイン経路が直列接続される複数のＮＭＯＳトランジスタＭＮ１，ＭＮ２と、ＭＮ１，ＭＮ２をサブスレッショルド領域で動作させるための定電流源ＩＳ１を備える。ＭＮ１，ＭＮ２のゲートは、ＭＮ２のドレインに共通される。ＭＮ１のゲート幅Ｗ１およびゲート長Ｌ１とＭＮ２のゲート幅Ｗ２およびゲート長Ｌ２は、例えば、Ｌ１＝Ｌ２かつＷ２＞Ｗ１とされる。これにより、ＭＮ１のドレイン電圧（Ｖｏｕｔ＿２ｎ）は、ＧＮＤを基準に正の温度特性となり、例えば、その後段で負の温度特性のデバイスを加算することで温度依存性が小さい電圧を生成できる。 （もっと読む）

【課題】論理回路に向けた製造プロセスで製造できるパワーＭＯＳＦＥＴ及び論理回路を有する半導体装置を提供する
【解決手段】半導体装置は、パワーＭＯＳと論理回路とを有する。第１領域が第１方向及び第１方向と直交する第２方向に並んで複数個配置され、周囲にガードリング領域が設けられて第２領域が構成され、更に第２領域が第１方向及び第２方向に並んで複数個配置されて第３領域で構成される。第１領域は、第１方向に延長され、第２方向に並んで配置された複数のゲート電極及びソース，ドレインを有する複数のＭＯＳＦＥＴ及びバックゲート領域及びそれぞれを相互に接続する第１配線層を有する。第３領域において、第２方向に延長されてそれぞれ相互に接続する第１配線層同士を接続する第２配線層、第１方向に延長されて第２配線層同士を接続する第３配線層とが設けられてパワーＭＯＳＦＥＴが形成される。 （もっと読む）

【課題】半導体記憶装置内において、昇圧電源ＶＰＰから重負荷の信号線に流れる電流を低減し、昇圧電源ＶＰＰにおける電力消費を低減する。
【解決手段】センスアンプ回路２１内のプリチャージ部２２を制御するビット線プリチャージ信号ＢＬＥＱＢＲの信号線と、シェアード部２３を制御するシェアード信号ＳＨＲＲの信号線との間にショート用トランジスタＱ３１を設ける。ビット線プリチャージ信号ＢＬＥＱＢＲとシェアード信号ＳＨＲＲとは、第１のレベルまたは第２のレベル、たとえば、“Ｈ”または“Ｌ”の論理レベルが逆方向に遷移する信号である。そして、ビット線プリチャージ信号ＢＬＥＱＢＲとシェアード信号ＳＨＲＲの信号遷移時に、所定時間、ショート用トランジスタＱ３１をＯＮ（導通）にする。これにより、ビット線プリチャージ信号ＢＬＥＱＢＲの信号線とシェアード信号ＳＨＲＲの信号線と間に短絡電流を流し、相互に電荷の再配分を行う。 （もっと読む）

【課題】アナログ放送とディジタル放送の両方の動画像データの高画質表示および共通ユーザインタフェースを提供する。
【解決手段】ディジタルの動画像データをデコードし、復号動画像データを得る動画像データのデコード手段と、該復号動画像データを格納するメモリ手段と、該復号動画像データの画像フォーマットを変換し、フォーマット変換した動画像データを得る画像フォーマット変換手段と、フォーマット変換した動画像データを出力する出力手段を備えるように構成する。 （もっと読む）

【課題】不良検出を効果的に行うことが可能な半導体メモリの評価パターン生成方法とそれに好適な信号取得治具を提供する。
【解決手段】第１ステップでは、システムに搭載された状態での半導体メモリの実機テストでのメモリ動作不良発生時のメモリ入力信号を抽出する。第２ステップでは、抽出されたメモリ入力信号を保存する。第３ステップでは、保存されたメモリ入力信号を当該半導体メモリテスタに取り込み可能な信号パターンに変換する。第４ステップでは、半導体メモリテスタにより信号パターンに変換されたテストパターンを用いてメモリ動作不良と判定された半導体メモリのテストを実施し、上記動作不良発生の再現を検証する。第５ステップでは、動作不良発生の再現が確認された半導体メモリへのテストパターンを半導体メモリテスタの当該半導体メモリの評価パターンに組み込む。 （もっと読む）

【課題】アドホックネットワークに接続する、異なる複数の外部ネットワーク間のアドレスの重複を回避する。
【解決手段】本発明の通信端末は、アドホックネットワークとは異なる外部ネットワークと外部ネットワークへの接続優先度との対応情報を格納する記憶装置、及び、対応情報を含む接続調停メッセージの、アドホックネットワークを構成する他の通信端末への送信処理と、他の通信端末が有するアドホックネットワークとは異なる他の外部ネットワークと他の外部ネットワークへの他の接続優先度との他の対応情報を含む他の接続調停メッセージの、他の通信端末からの受信処理と、送信した接続優先度が受信した他の接続優先度より高いとき、外部ネットワークを介してサーバへの接続処理とを実行する接続ネットワーク調停処理部を有する。 （もっと読む）