【課題】出力バッファのインピーダンスの調整に要するクロック数を抑制する。
【解決手段】プルアップレプリカバッファは、キャリブレーション端子と電源配線の間に接続され、カウンタから供給されるＤＲＺＱＰ信号によりインピーダンスを制御される。プルダウンレプリカバッファは、接地配線と接続ノードＡの間に接続され、カウンタから供給されるＤＲＺＱＮ信号によりインピーダンスを制御される。より具体的には、ＤＲＺＱＰ信号やＤＲＺＱＮ信号はカウント値を示し、このカウント値に比例してレプリカバッファのインピーダンスが段階的に増減される。カウント値は、二分探索法にしたがって更新される。 （もっと読む）

【課題】放送を受信し、字幕のＯＳＤ処理を行った映像を記録装置に出力する場合に、記録媒体の種類に適した映像のサイズ変換が可能な記録装置を提供する。
【解決手段】受信された映像データに基づく映像に、該映像データとともに受信された字幕データに基づく字幕をオンスクリーンして記録する記録装置であって、前記字幕をオンスクリーンした映像のサイズを変換する変換部を備える。 （もっと読む）

【課題】ＦＥＴの閾値電圧の変動に起因するアンプのセンスマージンの低下を防止可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、信号線（ＢＬ）に信号を出力する第１の回路（ＭＣ）と、ＦＥＴ（Ｑ１、Ｑ２、Ｑ３）と、信号線に基準電位を与える第２の回路（Ｑ５）を備えている。ＦＥＴＱ１はノードＮ１の電位と駆動信号ＳＥＴの電位との間の電位差に応じてゲート容量が制御されるゲーテッドダイオードとして機能し、ＦＥＴＱ２は制御信号ＴＧに応じて信号線とノードＮ１との間の接続を制御し、ＦＥＴＱ３はゲートがノードＮ１に接続されノードＮ１の信号電圧を増幅する。導通状態のＦＥＴＱ２を非導通に制御した後、駆動信号ＳＥＴの電位は第１の電位から第２の電位に遷移する。ＦＥＴＱ１の閾値電圧の変動量に対応して少なくとも第１の電位をオフセット制御し、ＦＥＴＱ３のセンス増幅時にＦＥＴＱ１の閾値電圧の変動を補償する。 （もっと読む）

【課題】絶縁素子分離型のバイポーラトランジスタの放熱性を改善する。
【解決手段】薄い半導体層の第１のエリアに配置された第１のトランジスタと、薄い半導体層の第２のエリアに配置された第２のトランジスタで構成される回路部と、を備え、第１のトランジスタは、並列接続された複数のバイポーラトランジスタ素子を構成する複数の単位能動領域の配列全体を囲って配置された素子分離溝を含み、素子分離溝を能動領域から少なくとも１μｍ離間して設け、能動領域で生成される熱を単位能動領域を囲んで存在する半導体領域から外方に放熱させる構成を備えてなり、第２のトランジスタは、バイポーラトランジスタ動作を行う単位能動領域と、単位能動領域を取り囲んで形成され単位能動領域から１μｍ以下の位置に配置された素子分離溝を含む。 （もっと読む）

【課題】 レイアウト的な制限がないＤＬＬ回路を提供すること。
【解決手段】 ＤＬＬ回路に使用されるレプリカ回路は、第１の電源電圧が供給され、クロックバッファへの入力クロック信号が入力され、レプリカクロック信号を出力する遅延回路を含む。遅延回路は、第１乃至第ＭのＣＭＯＳインバータ回路および第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路が縦続接続された回路である。複数のトランジスタは、遅延回路の後段側の第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路のｎチャネルＭＯＳトランジスタのソースにそれぞれ接続されている。ローパスフィルタ回路は、第１の電源電圧と異なる第２の電源電圧を低域通過濾波して、その低域濾波した電源電圧を複数のトランジスタの制御端子へ供給する。 （もっと読む）

【課題】固定データをＦｅＲＡＭ等の不揮発性ＲＡＭに速やかに保持させることを可能とし、高速な読み書き性能が得られる不揮発性ＲＡＭの特徴を有しながら、ＲＯＭのように固定データの速やかな提供も可能にする。
【解決手段】ＦｅＲＡＭのメモリアレイを二つのグループに分け、プレート電極スイッチＳＷにより、二つのプレート線、”０”書き込み用プレート線ＰＬ０、”１”書き込み用プレート線ＰＬ１に接続し、プレート線から固定データを一斉に書き込む。 （もっと読む）

【課題】昇圧回路の出力側に抵抗を挿入しつつも、内部電源電圧として十分な電圧を確保するとともに、抵抗での消費電力を削減する。
【解決手段】
半導体装置１ａは、外部電源電圧ＶＤＤに応じた昇圧幅で内部電源電圧ＶＣＣを昇圧する昇圧回路１０ａと、外部電源電圧ＶＤＤと所定のリファレンス電圧ＶＲＥＦ１とを比較する外部電圧レベル比較回路２１ａと、昇圧回路１０ａの出力端子に接続された可変抵抗を有する可変抵抗回路２０ａとを備え、可変抵抗回路２０ａは、外部電圧レベル比較回路２１ａの比較結果に応じて可変抵抗の抵抗値を制御する。 （もっと読む）

【課題】 レイアウト面積の増加を抑制しつつ、更なる高速動作を可能にする半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板１４１と、半導体基板中に埋め込まれ、かつ第１の方向に延伸して形成された第１のローカルビット線５０１と、半導体基板上に形成された第１の絶縁層１４２と、第１の絶縁層上に形成された第１のグローバルビット線ＧＢＬと、第１の絶縁層中に形成され、第１のローカルビット線の一端と第１のグローバルビット線とを接続する第１の経路５０２と、第１の絶縁層中に形成され、第１のローカルビット線の他端と第１のグローバルビット線とを接続する第２の経路５０３とを備えている。 （もっと読む）

【課題】消費電流を低減した半導体メモリモジュールを提供する。
【解決手段】半導体メモリモジュール１００は、インターフェースチップ１１０を有する。インターフェースチップ１１０は、内部にクロック信号同期回路（ＤＬＬ）を備え、外部から入力される外部クロックＣｌｏｃｋに同期した制御信号を生成する。インターフェースチップ１１０は、この制御信号を低周波数化し、半導体メモリ１０１〜１０８に対して、信号線１２１を介してクロックを供給する。半導体メモリ１０１〜１０８は、供給されたクロックに同期したコマンドアドレス信号を、インターフェースチップ１１０から取り込み、コマンドに応じた動作を行う。また、半導体メモリ１０１〜１０８は、読み出し、書き込み動作において、インターフェースチップ１１０との間でデータ入出力を行う。インターフェースチップ１１０は、ビット幅を変換して外部へデータの入出力を行う。 （もっと読む）

【課題】より安定した内部電圧を素子に供給可能にした半導体装置を提供する。
【解決手段】内部電圧で動作する主回路と、内部電圧を生成して主回路に配線を介して供給する内部電圧生成部と、第１および第２の電極を備え、第２の電極が接地線に接続された複数の容量素子と、複数の容量素子のそれぞれに対応して設けられ、本体に電源が投入されると、容量素子が内部電圧の補償容量として機能するか否かを判定し、容量素子が補償容量として機能すると判定すると、容量素子の第１の電極を上記配線に接続する分離部とを有する。 （もっと読む）