ＤＬＬ回路およびそれに使用されるレプリカ回路
【課題】 レイアウト的な制限がないＤＬＬ回路を提供すること。
【解決手段】 ＤＬＬ回路に使用されるレプリカ回路は、第１の電源電圧が供給され、クロックバッファへの入力クロック信号が入力され、レプリカクロック信号を出力する遅延回路を含む。遅延回路は、第１乃至第ＭのＣＭＯＳインバータ回路および第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路が縦続接続された回路である。複数のトランジスタは、遅延回路の後段側の第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路のｎチャネルＭＯＳトランジスタのソースにそれぞれ接続されている。ローパスフィルタ回路は、第１の電源電圧と異なる第２の電源電圧を低域通過濾波して、その低域濾波した電源電圧を複数のトランジスタの制御端子へ供給する。
【解決手段】 ＤＬＬ回路に使用されるレプリカ回路は、第１の電源電圧が供給され、クロックバッファへの入力クロック信号が入力され、レプリカクロック信号を出力する遅延回路を含む。遅延回路は、第１乃至第ＭのＣＭＯＳインバータ回路および第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路が縦続接続された回路である。複数のトランジスタは、遅延回路の後段側の第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路のｎチャネルＭＯＳトランジスタのソースにそれぞれ接続されている。ローパスフィルタ回路は、第１の電源電圧と異なる第２の電源電圧を低域通過濾波して、その低域濾波した電源電圧を複数のトランジスタの制御端子へ供給する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＬＬ（Delay Locked Loop）回路に関し、特に、半導体装置に内部クロック信号を供給するために使用されるＤＬＬ回路およびそれに使用されるレプリカ回路に関する。
【背景技術】
【０００２】
パーソナルコンピュータなどに用いられるメインメモリとして、クロック信号に同期した動作を行うシンクロナスメモリが広く使用されている。そのシンクロナスメモリの中でも、ＤＤＲ（Double Data Rate）型シンクロナスメモリでは、入出力データを外部クロック信号に対して同期させる必要がある。その為、ＤＤＲ型シンクロナスメモリでは、外部クロック信号に同期した内部クロック信号を生成するためのＤＬＬ回路が必要である。尚、ＤＤＲ型シンクロナスメモリでは、高速にデータ授受を行うため、クロック信号の立上りエッジと立下りエッジの両方に同期して、クロック信号の２倍のデータレートでデータを出力できる（特許文献１参照）。
【０００３】
また、特許文献２は、出力段（正規パス（クロックバッファ）と出力バッファ）とレプリカ回路（レプリカパスとレプリカバッファ）とを同一回路構成として、電源依存を同一にしたＤＬＬ回路を開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３２４３９８号公報
【特許文献２】特許第４２４９７６９号公報（図７）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般的に、ＤＬＬ回路においては、レプリカ回路の遅延時間がクロックバッファと出力バッファの遅延時間に等しくなるように、レプリカ回路が設定（設計）される。一方、出力バッファには、電源電圧として、第１の電源電圧ＶＤＤとは異なる第２の電源電圧ＶＤＤＱが使用される。第２の電源電圧ＶＤＤＱが第１の電源電圧ＶＤＤと異なる電圧で使用される場合、レプリカ回路にも第２の電源電圧ＶＤＤＱが使用される。この場合、以下に述べるような２つの問題点が挙げられる。
【０００６】
１） レイアウト的にレプリカ回路は第２の電源電圧ＶＤＤＱを生成する第２の電源の近くに配意する必要がある。そのため、レプリカ回路の配置およびＤＬＬ回路の配置に制限が加わる。
【０００７】
２） 第２の電源電圧ＶＤＤＱは出力バッファの電源であり、データの切り替えでノイズを持つ。したがって、第２の電源電圧ＶＤＤＱをそのままレプリカ回路の電源電圧として使用すると、レプリカ回路の遅延がすれてしまう。その結果、ＤＬＬ回路としてはジッタが多くなる傾向がある。
【課題を解決するための手段】
【０００８】
本発明の一態様によるレプリカ回路は、外部クロック信号に同期した内部クロック信号を生成するＤＤＬ回路に使用されるレプリカ回路である。レプリカ回路は、第１の電源電圧が供給され内部クロック信号を出力するクロックバッファの第１の遅延時間と、第１の電源電圧と異なる第２の電源電圧が供給され内部クロック信号を入力する出力バッファの第２の遅延時間とを補償して、レプリカクロック信号を出力する。レプリカ回路は、第１の電源電圧が供給され、クロックバッファへの入力クロック信号が入力され、レプリカクロック信号を出力する遅延回路であって、第１乃至第Ｍ（Ｍは２以上の第１の整数）のＣＭＯＳインバータ回路および第（Ｍ＋１）乃至第Ｎ（Ｎは４以上の第２の整数）のＣＭＯＳインバータ回路が縦続接続された、遅延回路と；この遅延回路の後段側の第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路のｎチャネルＭＯＳトランジスタのソースにそれぞれ接続された複数のトランジスタと；第２の電源電圧を低域通過濾波して、その低域濾波した電源電圧を複数のトランジスタの制御端子へ供給するローパスフィルタ回路と；を有して構成される。
【０００９】
本発明の他の態様によるＤＬＬ回路は、外部クロック信号に同期した内部クロック信号を生成するＤＤＬ回路である。ＤＬＬ回路は、外部クロック信号を入力する初段回路と；外部クロック信号とレプリカクロック信号とを位相比較し、フィードバック信号を出力する位相比較器と；フィードバック信号を分周して、分周した信号を出力する分周回路と、分周した信号に基いて初段回路から出力されるクロック信号の遅延を調整して、遅延調整したクロック信号を出力する遅延調整回路と；第１の電源電圧が供給され、遅延調整したクロック信号を入力するクロックバッファであって、内部クロック信号を、第１の電源電圧と異なる第２の電源電圧が供給される出力バッファへ供給する、クロックバッファと；遅延調整したクロック信号を入力して、レプリカクロック信号を出力するレプリカ回路と；
から構成される。レプリカ回路は、第１の電源電圧が供給され、遅延調整したクロック信号が入力され、レプリカクロック信号を出力する遅延回路であって、第１乃至第Ｍ（Ｍは２以上の第１の整数）のＣＭＯＳインバータ回路および第（Ｍ＋１）乃至第Ｎ（Ｎは４以上の第２の整数）のＣＭＯＳインバータ回路が縦続接続された、遅延回路と；この遅延回路の後段側の第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路のｎチャネルＭＯＳトランジスタのソースにそれぞれ接続された複数のトランジスタと；第２の電源電圧を低域通過濾波して、その低域濾波した電源電圧を前記複数のトランジスタの制御端子へ供給するローパスフィルタ回路と、を有することを特徴とする。
【発明の効果】
【００１０】
本発明によると、第２の電源電圧をローパスフィルタ回路を通してトランジスタの制御端子へ供給しているので、電流を消費するわけでなく、レイアウト的な制限がない。また、本発明では、ローパスフィルタ回路を通した低域濾波した電源電圧を使用するので、第２の電源電圧のノイズがレプリカ回路に悪影響を与えることがない。
【図面の簡単な説明】
【００１１】
【図１】本発明が適用されるＤＬＬ回路の構成を示すブロック図である。
【図２】従来のレプリカ回路を示す回路図である。
【図３】従来のレプリカ回路を含むＤＬＬ回路を備えた半導体装置の配置を示すレイアウト図である。
【図４】本発明の第１の実施の形態に係るレプリカ回路を示す回路図である。
【図５】本発明の第２の実施の形態に係るレプリカ回路を示す回路図である。
【発明を実施するための形態】
【００１２】
本発明を説明する前に、本発明の理解を容易するために図１乃至図３を参照して、従来技術について説明する。
【００１３】
図１は、本発明が適用されるＤＬＬ回路１０の構成を示すブロック図である。
【００１４】
図示のＤＬＬ回路１０は、外部クロック信号ＣＫに同期した内部クロック信号ＬＣＬＫを生成するための回路である。内部クロック信号ＬＣＬＫは、出力バッファ３０に供給される。
【００１５】
出力バッファ３０には、第１の電源電圧ＶＤＤとは異なる第２の電源電圧ＶＤＤＱが供給（使用）される。出力バッファ３０は、内部クロック信号ＬＣＬＫに同期して内部データ（リードデータ）を入出力データピンＤＱに出力する回路である。
【００１６】
ＤＬＬ回路１０は、初段回路１２と、位相比較器１４と、カウンタ１６と、遅延調整回路１８と、クロックバッファ２０と、レプリカ回路２２とから構成される。
【００１７】
初段回路１２は、外部クロック信号ＣＫを入力する。位相比較器１４は、外部クロック信号ＣＫと後述するレプリカクロック信号ＲＣＬＫとを位相比較し、フィードバック信号ＦＢを出力する。すなわち、レプリカクロック信号ＲＣＬＫのエッジと外部クロック信号ＣＫのエッジとの差に応じたフィードバック信号ＦＢが生成される。カウンタ１６は、このフィードバック信号ＦＢをカウント（分周）して、カウントした信号（分周した信号）を出力する。すなわち、カウンタ１６は、フィードバック信号ＦＢを分周して、分周した信号を出力する分周回路として働く。カウンタ（分周回路）１６は、フィードバック信号ＦＢを分周することによって消費電力を低減させる目的に挿入される。
【００１８】
遅延調整回路１８は、分周した信号に基いて初段回路１２から出力されるクロック信号の遅延を調整して、遅延調整したクロック信号を出力する。クロックバッファ２０は、遅延調整したクロック信号を入力して、上記内部クロック信号ＬＣＬＫを出力バッファ３０へ供給する。レプリカ回路２２は、遅延調整したクロック信号を入力して、上記レプリカクロック信号ＲＣＬＫを出力する。
【００１９】
詳述すると、遅延調整回路１８は、入出力データピンＤＱに現れるリードデータとレプリカクロック信号ＲＣＬＫとの差を相殺するための回路である。つまり、出力バッファ３０とレプリカ回路２２内のレプリカバッファ（後述する）との間には、出力負荷の差などに起因する動作速度差が存在するとともに、位相比較器１４の不感帯によって生じる遅延量の差分が存在する。遅延調整回路１８は、これらによるタイミング差を相殺するために挿入される。
【００２０】
クロックバッファ２０には、上記第１の電源電圧ＶＤＤが供給されて、上記内部クロック信号ＬＣＬＫを出力する。一方、出力バッファ３０には、上述したように、第１の電源電圧ＶＤＤと異なる上記第２の電源電圧ＶＤＤＱが供給されて、上記内部クロック信号ＬＣＬＫを入力する。レプリカ回路２２は、クロックバッファ２０の第１の遅延時間と出力バッファ３０の第２の遅延時間とを補償して、上記レプリカクロック信号ＲＣＬＫを出力する回路である。
【００２１】
出力バッファ３０には、その電源電圧として、第１の電源電圧ＶＤＤと異なる第２の電源電圧ＶＤＤＱが使用される。そのため、レプリカ回路２２にも、電源電圧として第２の電源電圧ＶＤＤＱが使用される。
【００２２】
すなわち、ＤＬＬ回路（１０）は、外部クロック信号（ＣＫ）を入力する初段回路（１２）と；外部クロック信号（ＣＫ）とレプリカクロック信号（ＲＣＬＫ）とを位相比較し、フィードバック信号（ＦＢ）を出力する位相比較器（１４）と；フィードバック信号（ＦＢ）を分周して、分周した信号を出力する分周回路（１６）と；分周した信号に基いて初段回路（１２）から出力されるクロック信号の遅延を調整して、遅延調整したクロック信号を出力する遅延調整回路（１８）と；第１の電源電圧（ＶＤＤ）が供給され、遅延調整したクロック信号を入力するクロックバッファ（２０）であって、内部クロック信号（ＬＣＬＫ）を、第１の電源電圧（ＶＤＤ）と異なる第２の電源電圧（ＶＤＤＱ）が供給される出力バッファ（３０）へ供給する、クロックバッファ（２０）と；遅延調整したクロック信号を入力して、上記レプリカクロック信号（ＲＣＬＫ）を出力するレプリカ回路（２２）と、を有して構成される。
【００２３】
図２を参照して、従来のレプリカ回路２２’について説明する。図示のレプリカ回路２２’は、クロックバッファ２０への入力クロック信号（遅延調整回路１８から出力される遅延調整したクロック信号）が入力され、レプリカクロック信号ＲＣＬＫを出力する遅延回路２２０’から構成される。
【００２４】
詳述すると、遅延回路２２０’は、第１乃至第４のＣＭＯＳインバータ回路２２１、２２２、２２３、および２２４が縦続接続された回路から成る。第１および第２のＣＭＯＳインバータ回路２２１および２２２には、電源電圧として、第１の電源電圧ＶＤＤが供給されている。一方、第３および第４のＣＭＯＳインバータ回路２２３および２２４には、電源電圧として、第２の電源電圧ＶＤＤＱが供給されている。
【００２５】
すなわち、遅延回路２２０’の前段側の第１および第２のＣＭＯＳインバータ回路２２１および２２２は、クロックバッファ２０（図１）の第１の遅延時間を補償するための第１の遅延回路２２０Ａとして働く。この第１の遅延回路２２０Ａは、レプリカパスとも呼ばれる。一方、遅延回路２２０’の後段側の第３および第４のＣＭＯＳインバータ回路２２３および２２４は、出力バッファ３０（図１）の第２の遅延時間を補償するための第２の遅延回路２２０Ｂ’として働く。この第２の遅延回路２２０Ｂ’は、レプリカバッファとも呼ばれる。したがって、従来のレプリカ回路２２’は、レプリカパス２２０Ａとレプリカバッファ２２０Ｂ’とから構成されている。
【００２６】
第１乃至第４のＣＭＯＳインバータ回路２２１〜２２４の各々は、ｐチャネルＭＯＳトランジスタＱＰ１〜ＱＰ４とｎチャネルＭＯＳトランジスタＱＮ１〜ＱＮ４とから構成されている。
【００２７】
第１および第２のＣＭＯＳインバータ回路２２１および２２２において、ｐチャネルＭＯＳトランジスタＱＰ１、ＱＰ２のソースには第１の電源電圧ＶＤＤが供給され、ｎチャネルＭＯＳトランジスタＱＮ１、ＱＮ２のソースは接地端子に接続されている。
【００２８】
第１のＣＭＯＳインバータ回路２２１において、ｐチャネルＭＯＳトランジスタＱＰ１のゲートとｎチャネルＭＯＳトランジスタＱＮ１のゲートは互いに第１の入力ノードで接続され、第１の入力ノードは遅延調整回路１８（図１）の出力端子に接続されている。ｐチャネルＭＯＳトランジスタＱＰ１のドレインとｎチャネルＭＯＳトランジスタＱＮ１のドレインとは互いに第１の出力ノードで接続されている。
【００２９】
第２のＣＭＯＳインバータ回路２２２において、ｐチャネルＭＯＳトランジスタＱＰ２のゲートとｎチャネルＭＯＳトランジスタＱＮ２のゲートは互いに第２の入力ノードで接続され、第２の入力ノードは第１のＣＭＯＳインバータ回路２２１の第１の出力ノードに接続されている。ｐチャネルＭＯＳトランジスタＱＰ２のドレインとｎチャネルＭＯＳトランジスタＱＮ２のドレインは互いに第２の出力ノードに接続されている。
【００３０】
一方、第３および第４のＣＭＯＳインバータ回路２２３および２２４において、ｐチャネルＭＯＳトランジスタＱＰ３、ＱＰ４のソースには第２の電源電圧ＶＤＤＱが供給され、ｎチャネルＭＯＳトランジスタＱＮ３、ＱＮ４のソースは接地端子に接続されている。
【００３１】
第３のＣＭＯＳインバータ回路２２３において、ｐチャネルＭＯＳトランジスタＱＰ３のゲートとｎチャネルＭＯＳトランジスタＱＮ３のゲートは互いに第３の入力ノードで接続され、第３の入力ノードは第２のＣＭＯＳインバータ回路２２２の第２の出力ノードに接続されている。ｐチャネルＭＯＳトランジスタＱＰ３のドレインとｎチャネルＭＯＳトランジスタＱＮ３のドレインとは互いに第３の出力ノードで接続されている。
【００３２】
第４のＣＭＯＳインバータ回路２２４において、ｐチャネルＭＯＳトランジスタＱＰ４のゲートとｎチャネルＭＯＳトランジスタＱＮ４のゲートは互いに第４の入力ノードで接続され、第４の入力ノードは第３のＣＭＯＳインバータ回路２２３の第３の出力ノードに接続されている。ｐチャネルＭＯＳトランジスタＱＰ４のドレインとｎチャネルＭＯＳトランジスタＱＮ４のドレインは互いに第４の出力ノードに接続されて、第４の出力ノードは位相比較器１４（図１）の一方の入力端子に接続されている。
【００３３】
このような構成のレプリカ回路２２’において、第２の電源電圧ＶＤＤＱが下がれば、レプリカ回路２２’の後段の２段のＣＭＯＳインバータ回路２２３および２２４（第２の遅延回路２２０Ｂ’）の遅延も増える。
【００３４】
このような従来のレプリカ回路２２’を備えた従来のＤＬＬ回路には、次に述べるような２つの問題点がある。
【００３５】
１） 第１の問題点は、ＤＬＬ回路のレプリカ回路２２’を第２の電源電圧ＶＤＤＱを生成する第２の電源の近くに配置する必要があることである。そのため、レプリカ回路２２’の配置およびＤＬＬ回路の配置に、図３に示すような制限が加わる。
【００３６】
２） 第２の問題点は、第２の電源電圧ＶＤＤＱを生成する第２の電源は、出力バッファ３０（図１）の電源であり、データの切替でノイズを持つことである。したがって、第２の電源をそのままレプリカ回路２２’の電源として使用すると、レプリカ回路２２’（レプリカバッファ２２０Ｂ’）の遅延がずれてしまう。その結果、従来のＤＬＬ回路としてはジッタが多くなる傾向がある。
【００３７】
図４を参照して、図１のＤＬＬ回路１０に使用される、本発明の第１の実施の形態に係るレプリカ回路２２について説明する。
【００３８】
図示のレプリカ回路２２は、遅延回路が後述するように変更されると共に、第１および第２のトランジスタＴｒ１、Ｔｒ２と、ローパスフィルタ回路２２５とを更に備えている点を除いて、図２に示した従来のレプリカ回路２２’と同様の構成を有する。したがって、遅延回路に２２０の参照符号を付している。図２に示す構成要素と同一の機能を有するものには同一の参照符号を付し、以下では説明の簡略化のために相違点についてのみ説明する。
【００３９】
遅延回路２２０は、レプリカバッファ（第２の遅延回路）が後述するように変更された点を除いて、図２に示した遅延回路２２０’と同様の構成を有する。したがって、レプリカバッファ（第２の遅延回路）に２２０Ｂの参照符号を付してある。
【００４０】
レプリカバッファ（第２の遅延回路）２２０Ｂは、図２に示した従来のレプリカバッファ（第２の遅延回路）２２０Ｂ’と同様に、第３および第４のＣＭＯＳインバータ回路２２３および２２４から構成されている。
【００４１】
しかしながら、従来のレプリカバッファ（第２の遅延回路）２２０Ｂ’においては、第３および第４のＣＭＯＳインバータ回路２２３および２２４に第２の電源電圧ＶＤＤＱが供給されているのに対して、本実施の形態に係るレプリカ回路（第２の遅延回路）２２０Ｂにおいては、第３および第４のＣＭＯＳインバータ回路２２３および２２４に第１の電源電圧ＶＤＤが供給されている。
【００４２】
また、第１および第２のトランジスタＴｒ１、Ｔｒ２は、それぞれ、第３および第４のＣＭＯＳインバータ回路２２３および２２４のｎチャネルＭＯＳトランジスタＱＮ３、ＱＮ４のソースに接続されている。図示の例では、第１および第２のトランジスタＴｒ１、Ｔｒ２の各々は、制御端子としてゲートを持つｎチャネルＭＯＳトランジスタから構成されている。
【００４３】
詳述すると、第３および第４のＣＭＯＳインバータ回路２２３および２２４において、ｐチャネルＭＯＳトランジスタＱＰ３、ＱＰ４のソースには第１の電源電圧ＶＤＤが供給され、ｎチャネルＭＯＳトランジスタＱＮ３、ＱＮ４のソースは、それぞれ、第１および第２のトランジスタＴｒ１、Ｔｒ２のドレインに接続されている。第１および第２のトランジスタＴｒ１、Ｔｒ２のソースは接地端子に接続されている。
【００４４】
ローパスフィルタ回路２２５は、第２の電源電圧ＶＤＤＱを低域通過濾波して、その低域濾波した電源電圧ＶＤＤＱ−ＤＬＬを第１および第２のトランジスタＴｒ１、Ｔｒ２の制御端子（ゲート）へ供給する。
【００４５】
本第１の実施の形態では、第１の遅延回路（レプリカパス）２２０Ａが２段のＣＭＯＳインバータ回路２２１、２２２から構成され、第２の遅延回路（レプリカバッファ）２２０Ｂも２段のＣＭＯＳインバータ回路２２３、２２４から構成されているが、段数は２段に制限されない。したがって、一般的に、第１の遅延回路（レプリカパス）２２０ＡはＭ段（Ｍは２以上の第１の整数）のＣＭＯＳインバータ回路から構成されて良く、第２の遅延回路（レプリカバッファ）２２０Ｂは（Ｎ−Ｍ）段（Ｎは４以上の第２の整数）のＣＭＯＳインバータ回路から構成されて良い。
【００４６】
すなわち、本実施形態によるレプリカ回路（２２）は、外部クロック信号（ＣＫ）に同期した内部クロック信号（ＬＣＬＫ）を生成するＤＤＬ回路（１０）に使用されるレプリカ回路（２２）であって、第１の電源電圧（ＶＤＤ）が供給され内部クロック信号（ＬＣＬＫ）を出力するクロックバッファ（２０）の第１の遅延時間と、第１の電源電圧（ＶＤＤ）と異なる第２の電源電圧（ＶＤＤＱ）が供給され内部クロック信号（ＬＣＬＫ）を入力する出力バッファ（３０）の第２の遅延時間とを補償して、レプリカクロック信号（ＲＣＬＫ）を出力する、レプリカ回路（２２）であって、第１の電源電圧（ＶＤＤ）が供給され、クロックバッファ（２０）への入力クロック信号が入力され、レプリカクロック信号（ＲＣＬＫ）を出力する遅延回路（２２０）であって、第１乃至第ＭのＣＭＯＳインバータ回路（２２１，２２２）および第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路（２２３，２２４）が縦続接続された、遅延回路（２２０）と；この遅延回路の後段側の第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路（２２３，２２４）のｎチャネルＭＯＳトランジスタ（ＱＮ３，ＱＮ４）のソースにそれぞれ接続された複数のトランジスタ（Ｔｒ１，Ｔｒ２）と；第２の電源電圧（ＶＤＤＱ）を低域通過濾波して、その低域濾波した電源電圧（ＶＤＤＱ−ＤＬＬ）を複数のトランジスタ（Ｔｒ１，ＴＲ２）の制御端子へ供給するローパスフィルタ回路（２２５）とを有して構成されている。
【００４７】
ローパスフィルタ回路２２５は、抵抗器Ｒ１と、コンデンサＣとから構成される。抵抗器Ｒ１の第１の端子２２５−１には、第２の電源電圧ＶＤＤＱが供給される。コンデンサＣは、抵抗器Ｒ１の第２の端子２２５−２との間に接続されている。抵抗器Ｒ１の第２の端子２２５−２から低域濾波した電源電圧ＶＤＤＱ−ＤＬＬを出力する。
【００４８】
すなわち、本実施形態によるリーパスフィルタ回路（２２５）は、第２の電源電圧（ＶＤＤＱ）が供給される第１の端子（２２５−１）を持つ抵抗器（Ｒ１）と、この抵抗器(Ｒ１)の第２の端子（２２５−２）と接地端子との間に接続されたコンデンサ（Ｃ）と、を有して構成され、抵抗器（Ｒ１）の第２の端子（２２５−２）から低域濾波した電源電圧（ＶＤＤＱ−ＤＬＬ）を出力する。
【００４９】
このように、第１および第２のトランジスタＴｒ１、Ｔｒ２の制御端子（ゲート）と第２の電源電圧ＶＤＤＱを生成する第２の電源との間にローパスフィルタ回路２２５を設けたので、出力バッファ３０（図１）の出力データのノイズを低域濾波した電源電圧ＶＤＤＱ−ＤＬＬに伝達しないようにできる。
【００５０】
このような構成のレプリカ回路２２において、第２の電源電圧ＶＤＤＱが下がれば、第３および第４のＣＭＯＳインバータ回路２２３、２２４の下の第１および第２のトランジスタＴｒ１、Ｔｒ２の電流能力が下がるので、レプリカ回路２２（レプリカバッファ２２０Ｂ）の遅延が増える。ここで、第１および第２のトランジスタＴｒ１、Ｔｒ２のサイズは、図２に示した従来のレプリカ回路２２’の遅延変化と同じになるように調整される。
【００５１】
このような構成のレプリカ回路２２を備えたＤＬＬ回路１０によれば、次に述べるような効果を奏する。
【００５２】
１） 第１の効果は、ＤＬＬ回路１０（レプリカ回路２２）のレイアウト的な制限がないことである。その理由は、第２の電源電圧ＶＤＤＱがローパスフィルタ回路２２５を通してトランジスタＴｒ１、Ｔｒ２のゲート（制御端子）に供給されるため、電流を消費するわけではないからである。
【００５３】
２） 第２の効果は、第２の電源電圧ＶＤＤＱのノイズがレプリカ回路２２に悪影響を与えないことである。その理由は、第２の電源電圧ＶＤＤＱをローパスフィルタ回路２２５を通して得られる、低域濾波した電源電圧ＶＤＤＱ−ＤＬＬを、レプリカ回路２２が使うからである。
【００５４】
図５を参照して、本発明の第２の実施の形態に係るレプリカ回路２２Ａについて説明する。
【００５５】
図示のレプリカ回路２２Ａは、ローパスフィルタ回路が後述するように変更されている点を除いて、図４に示したレプリカ回路２２と同様の構成を有する。したがって、ローパスフィルタ回路に２２５Ａの参照符号を付している。図４に示す構成要素と同一の機能を有するものには同一の参照符号を付し、以下では説明の簡略化のために相違点についてのみ説明する。
【００５６】
図示のローパスフィルタ回路２２５Ａには、第２の電源電圧ＶＤＤＱばかりでなく、第２の電源電圧ＶＤＤをも供給されている。ローパスフィルタ回路２２５Ａは、第２の抵抗器Ｒ２を更に有する点を除いて、図４に示したローパスフィルタ回路２２５と同様の構成を有する。ここでは、抵抗器Ｒ１を第１の抵抗器と呼ぶことにする。
【００５７】
すなわち、ローパスフィルタ回路２２５Ａは、第１の抵抗器Ｒ１と、第２の抵抗器Ｒ２と、コンデンサＣとから構成される。第１の抵抗器Ｒ１の第１の端子２２５−１には第２の電源電圧ＶＤＤＱが供給される。第２の抵抗器Ｒ２の第１の端子２２５Ａ−１には第１の電源電圧ＶＤＤが供給される。第１の抵抗器Ｒ１の第２の端子２２５−２と第２の抵抗器Ｒ２の第２の端子２２５Ａ−２は、互いに接続されている。コンデンサＣは、第１の抵抗器Ｒ１の第２の端子２２５−２と接地端子との間に接続されている。第１の抵抗器Ｒ１の第２の端子２２５−２から低域濾波した電源電圧ＶＤＤＱ−ＤＬＬを出力する。
【００５８】
すなわち、本実施例によるローパルフィルタ回路（２２５Ａ）は、第２の電源電圧（ＶＤＤＱ）が供給される第１の端子（２２５−１）を持つ第１の抵抗器（Ｒ１）と、第１の電源電圧(ＶＤＤ)が供給される第１の端子（２２５Ａ−１）と、第１の抵抗器（Ｒ１）の第２の端子(２２５−２)に接続された第２の端子（２２５Ａ−２）とを持つ第２の抵抗器（Ｒ２）と、第１の抵抗器（Ｒ１）の第２の端子（２２５−２）と接地端子との間に接続されたコンデンサ（Ｃ）と、を有して構成され、第１の抵抗器（Ｒ１）の第２の端子(２２５−２)から低域濾波した電源電圧(ＶＤＤＱ−ＤＬＬ)を出力する。
【００５９】
図４に示したレプリカ回路２２では、第２の電源電圧ＶＤＤＱをそのまま利用しているが、第１の電源電圧ＶＤＤ依存、第２の電源電圧ＶＤＤＱ依存を考慮すると、第２の電源電圧ＶＤＤＱ依存だけでは、レプリカ回路２２（レプリカバッファ２２０Ｂ）の遅延時間を調整しきれない場合がある。
【００６０】
そこで、図５に示したレプリカ回路２２Ａでは、ローパスフィルタ回路２２５Ａに第１の電源電圧ＶＤＤからの第２の抵抗器Ｒ２をも加えて、低域濾波した電源電圧ＶＤＤＱ−ＤＬＬのレベルに第１の電源電圧ＶＤＤの依存も加えた構成としている。
【００６１】
このような構成のレプリカ回路２２Ａを備えたＤＬＬ回路１０によれば、次に述べるような効果を奏する。
【００６２】
１） 第１の効果は、ＤＬＬ回路１０（レプリカ回路２２Ａ）のレイアウト的な制限がないことである。その理由は、第１の電源電圧ＶＤＤおよび第２の電源電圧ＶＤＤＱがローパスフィルタ回路２２５Ａを通してトランジスタＴｒ１、Ｔｒ２のゲート（制御端子）に供給されるため、電流を消費するわけではないからである。
【００６３】
２） 第２の効果は、第２の電源電圧ＶＤＤＱのノイズがレプリカ回路２２Ａに悪影響を与えないことである。その理由は、第１の電源電圧ＶＤＤおよび第２の電源電圧ＶＤＤＱをローパスフィルタ回路２２５Ａを通して得られる、低域濾波した電源電圧ＶＤＤＱ−ＤＬＬを、レプリカ回路２２Ａが使うからである。
【００６４】
３） 第３の効果は、レプリカ回路２２Ａ（レプリカバッファ２２０Ｂ）の遅延時間をより適切に調整することができることである。その理由は、第２の電源電圧ＶＤＤＱ依存ばかりでなく、第１の電源電圧ＶＤＤ依存をも考慮して、レプリカ回路２２Ａ（レプリカバッファ２２０Ｂ）の遅延時間を調整しているからである。
【００６５】
以上、本発明を、その実施の形態を参照して特に示し説明してきたが、本発明は上述した実施の形態に限定されない。当業者によって、請求の範囲に規定された本発明の精神と範囲を逸脱せずに、形式や詳細において種々の変形がなされると理解される。
【００６６】
例えば、上記実施の形態では、遅延回路２２０が第１乃至第４のＣＭＯＳインバータ回路２２１〜２２４が縦続接続された回路から構成されているが、ＣＭＯインバータ回路の段数はこれに限定されない。一般的には、遅延回路は、第１の電源電圧ＶＤＤが供給され、クロックバッファ２０への入力クロック信号が入力される遅延回路であって、第１乃至第Ｍ（Ｍは２以上の整数）のＣＭＯＳインバータ回路および第（Ｍ＋１）乃至第Ｎ（Ｎは４以上の整数）のＣＭＯＳインバータ回路が縦続接続された回路から構成されて良い。この場合、遅延回路の前段側の第１乃至第ＭのＣＭＯＳインバータ回路は、クロックバッファ２０の第１の遅延時間を補償するための第１の遅延回路（レプリカパス）として働き、遅延回路の後段側の第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路は、出力バッファ３０の第２の遅延時間を補償するための第２の遅延回路（レプリカバッファ）として働く。また、上記実施の形態では、複数のトランジスタＴｒ１、Ｔｒ２の各々として、ｎチャネルＭＯＳトランジスタを使用しているが、他のトランジスタを使用してもよい。さらに、上記実施の形態では、ローパスフィルタ回路２２５、２２５ＡとしてＲＣ回路を使用しているが、他のローパスフィルタ回路を使用しても良いのは勿論である。
【００６７】
本発明は、様々な半導体装置に搭載することができる。即ち、半導体装置は、それぞれ情報記憶機能を備えたＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体製品全般に、本願発明が適用できる。また本願を適用したデバイスは、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。また、トランジスタは、電界効果トランジスタ（Filed Effect Transistor; FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。トランジスタは、ＦＥＴ以外のトランジスタであっても良い。また、Ｐチャンネル型のトランジスタまたはＰＭＯＳトランジスタは、第１導電型のトランジスタ、Ｎチャンネル型のトランジスタまたはＮＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。更に、Ｐ型の半導体基板に限らず、Ｎ型の半導体基板であっても良いし、ＳＯＩ（Silicon on Insulator）構造の半導体基板であっても、それ以外の半導体基板であっても良い。
【符号の説明】
【００６８】
１０ ＤＬＬ回路
１２ 初段回路
１４ 位相比較器
１６ カウンタ（分周回路）
１８ 遅延調整回路
２０ クロックバッファ
２２ レプリカ回路
２２０ 遅延回路
２２０Ａ 第１の遅延回路（レプリカパス）
２２０Ｂ 第２の遅延回路（レプリカバッファ）
２２１〜２２４ ＣＭＯＳインバータ回路
２２５，２２５Ａ ローパスフィルタ回路
ＱＰ１〜ＱＰ４ ｐチャネルＭＯＳトランジスタ
ＱＮ１〜ＱＮ４ ｎチャネルＭＯＳトランジスタ
Ｔｒ１，Ｔｒ２ トランジスタ（ｎチャネルＭＯＳトランジスタ）
３０ 出力バッファ
ＤＱ 入出力データピン
ＣＫ 外部クロック信号
ＬＣＬＫ 内部クロック信号
ＶＤＤ 第１の電源電圧
ＶＤＤＱ 第２の電源電圧
ＦＢ フィードバック信号
ＲＣＬＫ レプリカクロック信号
ＶＤＤＱ−ＤＬＬ 低域濾波した電源電圧
【技術分野】
【０００１】
本発明は、ＤＬＬ（Delay Locked Loop）回路に関し、特に、半導体装置に内部クロック信号を供給するために使用されるＤＬＬ回路およびそれに使用されるレプリカ回路に関する。
【背景技術】
【０００２】
パーソナルコンピュータなどに用いられるメインメモリとして、クロック信号に同期した動作を行うシンクロナスメモリが広く使用されている。そのシンクロナスメモリの中でも、ＤＤＲ（Double Data Rate）型シンクロナスメモリでは、入出力データを外部クロック信号に対して同期させる必要がある。その為、ＤＤＲ型シンクロナスメモリでは、外部クロック信号に同期した内部クロック信号を生成するためのＤＬＬ回路が必要である。尚、ＤＤＲ型シンクロナスメモリでは、高速にデータ授受を行うため、クロック信号の立上りエッジと立下りエッジの両方に同期して、クロック信号の２倍のデータレートでデータを出力できる（特許文献１参照）。
【０００３】
また、特許文献２は、出力段（正規パス（クロックバッファ）と出力バッファ）とレプリカ回路（レプリカパスとレプリカバッファ）とを同一回路構成として、電源依存を同一にしたＤＬＬ回路を開示している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３２４３９８号公報
【特許文献２】特許第４２４９７６９号公報（図７）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
一般的に、ＤＬＬ回路においては、レプリカ回路の遅延時間がクロックバッファと出力バッファの遅延時間に等しくなるように、レプリカ回路が設定（設計）される。一方、出力バッファには、電源電圧として、第１の電源電圧ＶＤＤとは異なる第２の電源電圧ＶＤＤＱが使用される。第２の電源電圧ＶＤＤＱが第１の電源電圧ＶＤＤと異なる電圧で使用される場合、レプリカ回路にも第２の電源電圧ＶＤＤＱが使用される。この場合、以下に述べるような２つの問題点が挙げられる。
【０００６】
１） レイアウト的にレプリカ回路は第２の電源電圧ＶＤＤＱを生成する第２の電源の近くに配意する必要がある。そのため、レプリカ回路の配置およびＤＬＬ回路の配置に制限が加わる。
【０００７】
２） 第２の電源電圧ＶＤＤＱは出力バッファの電源であり、データの切り替えでノイズを持つ。したがって、第２の電源電圧ＶＤＤＱをそのままレプリカ回路の電源電圧として使用すると、レプリカ回路の遅延がすれてしまう。その結果、ＤＬＬ回路としてはジッタが多くなる傾向がある。
【課題を解決するための手段】
【０００８】
本発明の一態様によるレプリカ回路は、外部クロック信号に同期した内部クロック信号を生成するＤＤＬ回路に使用されるレプリカ回路である。レプリカ回路は、第１の電源電圧が供給され内部クロック信号を出力するクロックバッファの第１の遅延時間と、第１の電源電圧と異なる第２の電源電圧が供給され内部クロック信号を入力する出力バッファの第２の遅延時間とを補償して、レプリカクロック信号を出力する。レプリカ回路は、第１の電源電圧が供給され、クロックバッファへの入力クロック信号が入力され、レプリカクロック信号を出力する遅延回路であって、第１乃至第Ｍ（Ｍは２以上の第１の整数）のＣＭＯＳインバータ回路および第（Ｍ＋１）乃至第Ｎ（Ｎは４以上の第２の整数）のＣＭＯＳインバータ回路が縦続接続された、遅延回路と；この遅延回路の後段側の第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路のｎチャネルＭＯＳトランジスタのソースにそれぞれ接続された複数のトランジスタと；第２の電源電圧を低域通過濾波して、その低域濾波した電源電圧を複数のトランジスタの制御端子へ供給するローパスフィルタ回路と；を有して構成される。
【０００９】
本発明の他の態様によるＤＬＬ回路は、外部クロック信号に同期した内部クロック信号を生成するＤＤＬ回路である。ＤＬＬ回路は、外部クロック信号を入力する初段回路と；外部クロック信号とレプリカクロック信号とを位相比較し、フィードバック信号を出力する位相比較器と；フィードバック信号を分周して、分周した信号を出力する分周回路と、分周した信号に基いて初段回路から出力されるクロック信号の遅延を調整して、遅延調整したクロック信号を出力する遅延調整回路と；第１の電源電圧が供給され、遅延調整したクロック信号を入力するクロックバッファであって、内部クロック信号を、第１の電源電圧と異なる第２の電源電圧が供給される出力バッファへ供給する、クロックバッファと；遅延調整したクロック信号を入力して、レプリカクロック信号を出力するレプリカ回路と；
から構成される。レプリカ回路は、第１の電源電圧が供給され、遅延調整したクロック信号が入力され、レプリカクロック信号を出力する遅延回路であって、第１乃至第Ｍ（Ｍは２以上の第１の整数）のＣＭＯＳインバータ回路および第（Ｍ＋１）乃至第Ｎ（Ｎは４以上の第２の整数）のＣＭＯＳインバータ回路が縦続接続された、遅延回路と；この遅延回路の後段側の第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路のｎチャネルＭＯＳトランジスタのソースにそれぞれ接続された複数のトランジスタと；第２の電源電圧を低域通過濾波して、その低域濾波した電源電圧を前記複数のトランジスタの制御端子へ供給するローパスフィルタ回路と、を有することを特徴とする。
【発明の効果】
【００１０】
本発明によると、第２の電源電圧をローパスフィルタ回路を通してトランジスタの制御端子へ供給しているので、電流を消費するわけでなく、レイアウト的な制限がない。また、本発明では、ローパスフィルタ回路を通した低域濾波した電源電圧を使用するので、第２の電源電圧のノイズがレプリカ回路に悪影響を与えることがない。
【図面の簡単な説明】
【００１１】
【図１】本発明が適用されるＤＬＬ回路の構成を示すブロック図である。
【図２】従来のレプリカ回路を示す回路図である。
【図３】従来のレプリカ回路を含むＤＬＬ回路を備えた半導体装置の配置を示すレイアウト図である。
【図４】本発明の第１の実施の形態に係るレプリカ回路を示す回路図である。
【図５】本発明の第２の実施の形態に係るレプリカ回路を示す回路図である。
【発明を実施するための形態】
【００１２】
本発明を説明する前に、本発明の理解を容易するために図１乃至図３を参照して、従来技術について説明する。
【００１３】
図１は、本発明が適用されるＤＬＬ回路１０の構成を示すブロック図である。
【００１４】
図示のＤＬＬ回路１０は、外部クロック信号ＣＫに同期した内部クロック信号ＬＣＬＫを生成するための回路である。内部クロック信号ＬＣＬＫは、出力バッファ３０に供給される。
【００１５】
出力バッファ３０には、第１の電源電圧ＶＤＤとは異なる第２の電源電圧ＶＤＤＱが供給（使用）される。出力バッファ３０は、内部クロック信号ＬＣＬＫに同期して内部データ（リードデータ）を入出力データピンＤＱに出力する回路である。
【００１６】
ＤＬＬ回路１０は、初段回路１２と、位相比較器１４と、カウンタ１６と、遅延調整回路１８と、クロックバッファ２０と、レプリカ回路２２とから構成される。
【００１７】
初段回路１２は、外部クロック信号ＣＫを入力する。位相比較器１４は、外部クロック信号ＣＫと後述するレプリカクロック信号ＲＣＬＫとを位相比較し、フィードバック信号ＦＢを出力する。すなわち、レプリカクロック信号ＲＣＬＫのエッジと外部クロック信号ＣＫのエッジとの差に応じたフィードバック信号ＦＢが生成される。カウンタ１６は、このフィードバック信号ＦＢをカウント（分周）して、カウントした信号（分周した信号）を出力する。すなわち、カウンタ１６は、フィードバック信号ＦＢを分周して、分周した信号を出力する分周回路として働く。カウンタ（分周回路）１６は、フィードバック信号ＦＢを分周することによって消費電力を低減させる目的に挿入される。
【００１８】
遅延調整回路１８は、分周した信号に基いて初段回路１２から出力されるクロック信号の遅延を調整して、遅延調整したクロック信号を出力する。クロックバッファ２０は、遅延調整したクロック信号を入力して、上記内部クロック信号ＬＣＬＫを出力バッファ３０へ供給する。レプリカ回路２２は、遅延調整したクロック信号を入力して、上記レプリカクロック信号ＲＣＬＫを出力する。
【００１９】
詳述すると、遅延調整回路１８は、入出力データピンＤＱに現れるリードデータとレプリカクロック信号ＲＣＬＫとの差を相殺するための回路である。つまり、出力バッファ３０とレプリカ回路２２内のレプリカバッファ（後述する）との間には、出力負荷の差などに起因する動作速度差が存在するとともに、位相比較器１４の不感帯によって生じる遅延量の差分が存在する。遅延調整回路１８は、これらによるタイミング差を相殺するために挿入される。
【００２０】
クロックバッファ２０には、上記第１の電源電圧ＶＤＤが供給されて、上記内部クロック信号ＬＣＬＫを出力する。一方、出力バッファ３０には、上述したように、第１の電源電圧ＶＤＤと異なる上記第２の電源電圧ＶＤＤＱが供給されて、上記内部クロック信号ＬＣＬＫを入力する。レプリカ回路２２は、クロックバッファ２０の第１の遅延時間と出力バッファ３０の第２の遅延時間とを補償して、上記レプリカクロック信号ＲＣＬＫを出力する回路である。
【００２１】
出力バッファ３０には、その電源電圧として、第１の電源電圧ＶＤＤと異なる第２の電源電圧ＶＤＤＱが使用される。そのため、レプリカ回路２２にも、電源電圧として第２の電源電圧ＶＤＤＱが使用される。
【００２２】
すなわち、ＤＬＬ回路（１０）は、外部クロック信号（ＣＫ）を入力する初段回路（１２）と；外部クロック信号（ＣＫ）とレプリカクロック信号（ＲＣＬＫ）とを位相比較し、フィードバック信号（ＦＢ）を出力する位相比較器（１４）と；フィードバック信号（ＦＢ）を分周して、分周した信号を出力する分周回路（１６）と；分周した信号に基いて初段回路（１２）から出力されるクロック信号の遅延を調整して、遅延調整したクロック信号を出力する遅延調整回路（１８）と；第１の電源電圧（ＶＤＤ）が供給され、遅延調整したクロック信号を入力するクロックバッファ（２０）であって、内部クロック信号（ＬＣＬＫ）を、第１の電源電圧（ＶＤＤ）と異なる第２の電源電圧（ＶＤＤＱ）が供給される出力バッファ（３０）へ供給する、クロックバッファ（２０）と；遅延調整したクロック信号を入力して、上記レプリカクロック信号（ＲＣＬＫ）を出力するレプリカ回路（２２）と、を有して構成される。
【００２３】
図２を参照して、従来のレプリカ回路２２’について説明する。図示のレプリカ回路２２’は、クロックバッファ２０への入力クロック信号（遅延調整回路１８から出力される遅延調整したクロック信号）が入力され、レプリカクロック信号ＲＣＬＫを出力する遅延回路２２０’から構成される。
【００２４】
詳述すると、遅延回路２２０’は、第１乃至第４のＣＭＯＳインバータ回路２２１、２２２、２２３、および２２４が縦続接続された回路から成る。第１および第２のＣＭＯＳインバータ回路２２１および２２２には、電源電圧として、第１の電源電圧ＶＤＤが供給されている。一方、第３および第４のＣＭＯＳインバータ回路２２３および２２４には、電源電圧として、第２の電源電圧ＶＤＤＱが供給されている。
【００２５】
すなわち、遅延回路２２０’の前段側の第１および第２のＣＭＯＳインバータ回路２２１および２２２は、クロックバッファ２０（図１）の第１の遅延時間を補償するための第１の遅延回路２２０Ａとして働く。この第１の遅延回路２２０Ａは、レプリカパスとも呼ばれる。一方、遅延回路２２０’の後段側の第３および第４のＣＭＯＳインバータ回路２２３および２２４は、出力バッファ３０（図１）の第２の遅延時間を補償するための第２の遅延回路２２０Ｂ’として働く。この第２の遅延回路２２０Ｂ’は、レプリカバッファとも呼ばれる。したがって、従来のレプリカ回路２２’は、レプリカパス２２０Ａとレプリカバッファ２２０Ｂ’とから構成されている。
【００２６】
第１乃至第４のＣＭＯＳインバータ回路２２１〜２２４の各々は、ｐチャネルＭＯＳトランジスタＱＰ１〜ＱＰ４とｎチャネルＭＯＳトランジスタＱＮ１〜ＱＮ４とから構成されている。
【００２７】
第１および第２のＣＭＯＳインバータ回路２２１および２２２において、ｐチャネルＭＯＳトランジスタＱＰ１、ＱＰ２のソースには第１の電源電圧ＶＤＤが供給され、ｎチャネルＭＯＳトランジスタＱＮ１、ＱＮ２のソースは接地端子に接続されている。
【００２８】
第１のＣＭＯＳインバータ回路２２１において、ｐチャネルＭＯＳトランジスタＱＰ１のゲートとｎチャネルＭＯＳトランジスタＱＮ１のゲートは互いに第１の入力ノードで接続され、第１の入力ノードは遅延調整回路１８（図１）の出力端子に接続されている。ｐチャネルＭＯＳトランジスタＱＰ１のドレインとｎチャネルＭＯＳトランジスタＱＮ１のドレインとは互いに第１の出力ノードで接続されている。
【００２９】
第２のＣＭＯＳインバータ回路２２２において、ｐチャネルＭＯＳトランジスタＱＰ２のゲートとｎチャネルＭＯＳトランジスタＱＮ２のゲートは互いに第２の入力ノードで接続され、第２の入力ノードは第１のＣＭＯＳインバータ回路２２１の第１の出力ノードに接続されている。ｐチャネルＭＯＳトランジスタＱＰ２のドレインとｎチャネルＭＯＳトランジスタＱＮ２のドレインは互いに第２の出力ノードに接続されている。
【００３０】
一方、第３および第４のＣＭＯＳインバータ回路２２３および２２４において、ｐチャネルＭＯＳトランジスタＱＰ３、ＱＰ４のソースには第２の電源電圧ＶＤＤＱが供給され、ｎチャネルＭＯＳトランジスタＱＮ３、ＱＮ４のソースは接地端子に接続されている。
【００３１】
第３のＣＭＯＳインバータ回路２２３において、ｐチャネルＭＯＳトランジスタＱＰ３のゲートとｎチャネルＭＯＳトランジスタＱＮ３のゲートは互いに第３の入力ノードで接続され、第３の入力ノードは第２のＣＭＯＳインバータ回路２２２の第２の出力ノードに接続されている。ｐチャネルＭＯＳトランジスタＱＰ３のドレインとｎチャネルＭＯＳトランジスタＱＮ３のドレインとは互いに第３の出力ノードで接続されている。
【００３２】
第４のＣＭＯＳインバータ回路２２４において、ｐチャネルＭＯＳトランジスタＱＰ４のゲートとｎチャネルＭＯＳトランジスタＱＮ４のゲートは互いに第４の入力ノードで接続され、第４の入力ノードは第３のＣＭＯＳインバータ回路２２３の第３の出力ノードに接続されている。ｐチャネルＭＯＳトランジスタＱＰ４のドレインとｎチャネルＭＯＳトランジスタＱＮ４のドレインは互いに第４の出力ノードに接続されて、第４の出力ノードは位相比較器１４（図１）の一方の入力端子に接続されている。
【００３３】
このような構成のレプリカ回路２２’において、第２の電源電圧ＶＤＤＱが下がれば、レプリカ回路２２’の後段の２段のＣＭＯＳインバータ回路２２３および２２４（第２の遅延回路２２０Ｂ’）の遅延も増える。
【００３４】
このような従来のレプリカ回路２２’を備えた従来のＤＬＬ回路には、次に述べるような２つの問題点がある。
【００３５】
１） 第１の問題点は、ＤＬＬ回路のレプリカ回路２２’を第２の電源電圧ＶＤＤＱを生成する第２の電源の近くに配置する必要があることである。そのため、レプリカ回路２２’の配置およびＤＬＬ回路の配置に、図３に示すような制限が加わる。
【００３６】
２） 第２の問題点は、第２の電源電圧ＶＤＤＱを生成する第２の電源は、出力バッファ３０（図１）の電源であり、データの切替でノイズを持つことである。したがって、第２の電源をそのままレプリカ回路２２’の電源として使用すると、レプリカ回路２２’（レプリカバッファ２２０Ｂ’）の遅延がずれてしまう。その結果、従来のＤＬＬ回路としてはジッタが多くなる傾向がある。
【００３７】
図４を参照して、図１のＤＬＬ回路１０に使用される、本発明の第１の実施の形態に係るレプリカ回路２２について説明する。
【００３８】
図示のレプリカ回路２２は、遅延回路が後述するように変更されると共に、第１および第２のトランジスタＴｒ１、Ｔｒ２と、ローパスフィルタ回路２２５とを更に備えている点を除いて、図２に示した従来のレプリカ回路２２’と同様の構成を有する。したがって、遅延回路に２２０の参照符号を付している。図２に示す構成要素と同一の機能を有するものには同一の参照符号を付し、以下では説明の簡略化のために相違点についてのみ説明する。
【００３９】
遅延回路２２０は、レプリカバッファ（第２の遅延回路）が後述するように変更された点を除いて、図２に示した遅延回路２２０’と同様の構成を有する。したがって、レプリカバッファ（第２の遅延回路）に２２０Ｂの参照符号を付してある。
【００４０】
レプリカバッファ（第２の遅延回路）２２０Ｂは、図２に示した従来のレプリカバッファ（第２の遅延回路）２２０Ｂ’と同様に、第３および第４のＣＭＯＳインバータ回路２２３および２２４から構成されている。
【００４１】
しかしながら、従来のレプリカバッファ（第２の遅延回路）２２０Ｂ’においては、第３および第４のＣＭＯＳインバータ回路２２３および２２４に第２の電源電圧ＶＤＤＱが供給されているのに対して、本実施の形態に係るレプリカ回路（第２の遅延回路）２２０Ｂにおいては、第３および第４のＣＭＯＳインバータ回路２２３および２２４に第１の電源電圧ＶＤＤが供給されている。
【００４２】
また、第１および第２のトランジスタＴｒ１、Ｔｒ２は、それぞれ、第３および第４のＣＭＯＳインバータ回路２２３および２２４のｎチャネルＭＯＳトランジスタＱＮ３、ＱＮ４のソースに接続されている。図示の例では、第１および第２のトランジスタＴｒ１、Ｔｒ２の各々は、制御端子としてゲートを持つｎチャネルＭＯＳトランジスタから構成されている。
【００４３】
詳述すると、第３および第４のＣＭＯＳインバータ回路２２３および２２４において、ｐチャネルＭＯＳトランジスタＱＰ３、ＱＰ４のソースには第１の電源電圧ＶＤＤが供給され、ｎチャネルＭＯＳトランジスタＱＮ３、ＱＮ４のソースは、それぞれ、第１および第２のトランジスタＴｒ１、Ｔｒ２のドレインに接続されている。第１および第２のトランジスタＴｒ１、Ｔｒ２のソースは接地端子に接続されている。
【００４４】
ローパスフィルタ回路２２５は、第２の電源電圧ＶＤＤＱを低域通過濾波して、その低域濾波した電源電圧ＶＤＤＱ−ＤＬＬを第１および第２のトランジスタＴｒ１、Ｔｒ２の制御端子（ゲート）へ供給する。
【００４５】
本第１の実施の形態では、第１の遅延回路（レプリカパス）２２０Ａが２段のＣＭＯＳインバータ回路２２１、２２２から構成され、第２の遅延回路（レプリカバッファ）２２０Ｂも２段のＣＭＯＳインバータ回路２２３、２２４から構成されているが、段数は２段に制限されない。したがって、一般的に、第１の遅延回路（レプリカパス）２２０ＡはＭ段（Ｍは２以上の第１の整数）のＣＭＯＳインバータ回路から構成されて良く、第２の遅延回路（レプリカバッファ）２２０Ｂは（Ｎ−Ｍ）段（Ｎは４以上の第２の整数）のＣＭＯＳインバータ回路から構成されて良い。
【００４６】
すなわち、本実施形態によるレプリカ回路（２２）は、外部クロック信号（ＣＫ）に同期した内部クロック信号（ＬＣＬＫ）を生成するＤＤＬ回路（１０）に使用されるレプリカ回路（２２）であって、第１の電源電圧（ＶＤＤ）が供給され内部クロック信号（ＬＣＬＫ）を出力するクロックバッファ（２０）の第１の遅延時間と、第１の電源電圧（ＶＤＤ）と異なる第２の電源電圧（ＶＤＤＱ）が供給され内部クロック信号（ＬＣＬＫ）を入力する出力バッファ（３０）の第２の遅延時間とを補償して、レプリカクロック信号（ＲＣＬＫ）を出力する、レプリカ回路（２２）であって、第１の電源電圧（ＶＤＤ）が供給され、クロックバッファ（２０）への入力クロック信号が入力され、レプリカクロック信号（ＲＣＬＫ）を出力する遅延回路（２２０）であって、第１乃至第ＭのＣＭＯＳインバータ回路（２２１，２２２）および第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路（２２３，２２４）が縦続接続された、遅延回路（２２０）と；この遅延回路の後段側の第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路（２２３，２２４）のｎチャネルＭＯＳトランジスタ（ＱＮ３，ＱＮ４）のソースにそれぞれ接続された複数のトランジスタ（Ｔｒ１，Ｔｒ２）と；第２の電源電圧（ＶＤＤＱ）を低域通過濾波して、その低域濾波した電源電圧（ＶＤＤＱ−ＤＬＬ）を複数のトランジスタ（Ｔｒ１，ＴＲ２）の制御端子へ供給するローパスフィルタ回路（２２５）とを有して構成されている。
【００４７】
ローパスフィルタ回路２２５は、抵抗器Ｒ１と、コンデンサＣとから構成される。抵抗器Ｒ１の第１の端子２２５−１には、第２の電源電圧ＶＤＤＱが供給される。コンデンサＣは、抵抗器Ｒ１の第２の端子２２５−２との間に接続されている。抵抗器Ｒ１の第２の端子２２５−２から低域濾波した電源電圧ＶＤＤＱ−ＤＬＬを出力する。
【００４８】
すなわち、本実施形態によるリーパスフィルタ回路（２２５）は、第２の電源電圧（ＶＤＤＱ）が供給される第１の端子（２２５−１）を持つ抵抗器（Ｒ１）と、この抵抗器(Ｒ１)の第２の端子（２２５−２）と接地端子との間に接続されたコンデンサ（Ｃ）と、を有して構成され、抵抗器（Ｒ１）の第２の端子（２２５−２）から低域濾波した電源電圧（ＶＤＤＱ−ＤＬＬ）を出力する。
【００４９】
このように、第１および第２のトランジスタＴｒ１、Ｔｒ２の制御端子（ゲート）と第２の電源電圧ＶＤＤＱを生成する第２の電源との間にローパスフィルタ回路２２５を設けたので、出力バッファ３０（図１）の出力データのノイズを低域濾波した電源電圧ＶＤＤＱ−ＤＬＬに伝達しないようにできる。
【００５０】
このような構成のレプリカ回路２２において、第２の電源電圧ＶＤＤＱが下がれば、第３および第４のＣＭＯＳインバータ回路２２３、２２４の下の第１および第２のトランジスタＴｒ１、Ｔｒ２の電流能力が下がるので、レプリカ回路２２（レプリカバッファ２２０Ｂ）の遅延が増える。ここで、第１および第２のトランジスタＴｒ１、Ｔｒ２のサイズは、図２に示した従来のレプリカ回路２２’の遅延変化と同じになるように調整される。
【００５１】
このような構成のレプリカ回路２２を備えたＤＬＬ回路１０によれば、次に述べるような効果を奏する。
【００５２】
１） 第１の効果は、ＤＬＬ回路１０（レプリカ回路２２）のレイアウト的な制限がないことである。その理由は、第２の電源電圧ＶＤＤＱがローパスフィルタ回路２２５を通してトランジスタＴｒ１、Ｔｒ２のゲート（制御端子）に供給されるため、電流を消費するわけではないからである。
【００５３】
２） 第２の効果は、第２の電源電圧ＶＤＤＱのノイズがレプリカ回路２２に悪影響を与えないことである。その理由は、第２の電源電圧ＶＤＤＱをローパスフィルタ回路２２５を通して得られる、低域濾波した電源電圧ＶＤＤＱ−ＤＬＬを、レプリカ回路２２が使うからである。
【００５４】
図５を参照して、本発明の第２の実施の形態に係るレプリカ回路２２Ａについて説明する。
【００５５】
図示のレプリカ回路２２Ａは、ローパスフィルタ回路が後述するように変更されている点を除いて、図４に示したレプリカ回路２２と同様の構成を有する。したがって、ローパスフィルタ回路に２２５Ａの参照符号を付している。図４に示す構成要素と同一の機能を有するものには同一の参照符号を付し、以下では説明の簡略化のために相違点についてのみ説明する。
【００５６】
図示のローパスフィルタ回路２２５Ａには、第２の電源電圧ＶＤＤＱばかりでなく、第２の電源電圧ＶＤＤをも供給されている。ローパスフィルタ回路２２５Ａは、第２の抵抗器Ｒ２を更に有する点を除いて、図４に示したローパスフィルタ回路２２５と同様の構成を有する。ここでは、抵抗器Ｒ１を第１の抵抗器と呼ぶことにする。
【００５７】
すなわち、ローパスフィルタ回路２２５Ａは、第１の抵抗器Ｒ１と、第２の抵抗器Ｒ２と、コンデンサＣとから構成される。第１の抵抗器Ｒ１の第１の端子２２５−１には第２の電源電圧ＶＤＤＱが供給される。第２の抵抗器Ｒ２の第１の端子２２５Ａ−１には第１の電源電圧ＶＤＤが供給される。第１の抵抗器Ｒ１の第２の端子２２５−２と第２の抵抗器Ｒ２の第２の端子２２５Ａ−２は、互いに接続されている。コンデンサＣは、第１の抵抗器Ｒ１の第２の端子２２５−２と接地端子との間に接続されている。第１の抵抗器Ｒ１の第２の端子２２５−２から低域濾波した電源電圧ＶＤＤＱ−ＤＬＬを出力する。
【００５８】
すなわち、本実施例によるローパルフィルタ回路（２２５Ａ）は、第２の電源電圧（ＶＤＤＱ）が供給される第１の端子（２２５−１）を持つ第１の抵抗器（Ｒ１）と、第１の電源電圧(ＶＤＤ)が供給される第１の端子（２２５Ａ−１）と、第１の抵抗器（Ｒ１）の第２の端子(２２５−２)に接続された第２の端子（２２５Ａ−２）とを持つ第２の抵抗器（Ｒ２）と、第１の抵抗器（Ｒ１）の第２の端子（２２５−２）と接地端子との間に接続されたコンデンサ（Ｃ）と、を有して構成され、第１の抵抗器（Ｒ１）の第２の端子(２２５−２)から低域濾波した電源電圧(ＶＤＤＱ−ＤＬＬ)を出力する。
【００５９】
図４に示したレプリカ回路２２では、第２の電源電圧ＶＤＤＱをそのまま利用しているが、第１の電源電圧ＶＤＤ依存、第２の電源電圧ＶＤＤＱ依存を考慮すると、第２の電源電圧ＶＤＤＱ依存だけでは、レプリカ回路２２（レプリカバッファ２２０Ｂ）の遅延時間を調整しきれない場合がある。
【００６０】
そこで、図５に示したレプリカ回路２２Ａでは、ローパスフィルタ回路２２５Ａに第１の電源電圧ＶＤＤからの第２の抵抗器Ｒ２をも加えて、低域濾波した電源電圧ＶＤＤＱ−ＤＬＬのレベルに第１の電源電圧ＶＤＤの依存も加えた構成としている。
【００６１】
このような構成のレプリカ回路２２Ａを備えたＤＬＬ回路１０によれば、次に述べるような効果を奏する。
【００６２】
１） 第１の効果は、ＤＬＬ回路１０（レプリカ回路２２Ａ）のレイアウト的な制限がないことである。その理由は、第１の電源電圧ＶＤＤおよび第２の電源電圧ＶＤＤＱがローパスフィルタ回路２２５Ａを通してトランジスタＴｒ１、Ｔｒ２のゲート（制御端子）に供給されるため、電流を消費するわけではないからである。
【００６３】
２） 第２の効果は、第２の電源電圧ＶＤＤＱのノイズがレプリカ回路２２Ａに悪影響を与えないことである。その理由は、第１の電源電圧ＶＤＤおよび第２の電源電圧ＶＤＤＱをローパスフィルタ回路２２５Ａを通して得られる、低域濾波した電源電圧ＶＤＤＱ−ＤＬＬを、レプリカ回路２２Ａが使うからである。
【００６４】
３） 第３の効果は、レプリカ回路２２Ａ（レプリカバッファ２２０Ｂ）の遅延時間をより適切に調整することができることである。その理由は、第２の電源電圧ＶＤＤＱ依存ばかりでなく、第１の電源電圧ＶＤＤ依存をも考慮して、レプリカ回路２２Ａ（レプリカバッファ２２０Ｂ）の遅延時間を調整しているからである。
【００６５】
以上、本発明を、その実施の形態を参照して特に示し説明してきたが、本発明は上述した実施の形態に限定されない。当業者によって、請求の範囲に規定された本発明の精神と範囲を逸脱せずに、形式や詳細において種々の変形がなされると理解される。
【００６６】
例えば、上記実施の形態では、遅延回路２２０が第１乃至第４のＣＭＯＳインバータ回路２２１〜２２４が縦続接続された回路から構成されているが、ＣＭＯインバータ回路の段数はこれに限定されない。一般的には、遅延回路は、第１の電源電圧ＶＤＤが供給され、クロックバッファ２０への入力クロック信号が入力される遅延回路であって、第１乃至第Ｍ（Ｍは２以上の整数）のＣＭＯＳインバータ回路および第（Ｍ＋１）乃至第Ｎ（Ｎは４以上の整数）のＣＭＯＳインバータ回路が縦続接続された回路から構成されて良い。この場合、遅延回路の前段側の第１乃至第ＭのＣＭＯＳインバータ回路は、クロックバッファ２０の第１の遅延時間を補償するための第１の遅延回路（レプリカパス）として働き、遅延回路の後段側の第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路は、出力バッファ３０の第２の遅延時間を補償するための第２の遅延回路（レプリカバッファ）として働く。また、上記実施の形態では、複数のトランジスタＴｒ１、Ｔｒ２の各々として、ｎチャネルＭＯＳトランジスタを使用しているが、他のトランジスタを使用してもよい。さらに、上記実施の形態では、ローパスフィルタ回路２２５、２２５ＡとしてＲＣ回路を使用しているが、他のローパスフィルタ回路を使用しても良いのは勿論である。
【００６７】
本発明は、様々な半導体装置に搭載することができる。即ち、半導体装置は、それぞれ情報記憶機能を備えたＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体製品全般に、本願発明が適用できる。また本願を適用したデバイスは、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。また、トランジスタは、電界効果トランジスタ（Filed Effect Transistor; FET）であればよく、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。トランジスタは、ＦＥＴ以外のトランジスタであっても良い。また、Ｐチャンネル型のトランジスタまたはＰＭＯＳトランジスタは、第１導電型のトランジスタ、Ｎチャンネル型のトランジスタまたはＮＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。更に、Ｐ型の半導体基板に限らず、Ｎ型の半導体基板であっても良いし、ＳＯＩ（Silicon on Insulator）構造の半導体基板であっても、それ以外の半導体基板であっても良い。
【符号の説明】
【００６８】
１０ ＤＬＬ回路
１２ 初段回路
１４ 位相比較器
１６ カウンタ（分周回路）
１８ 遅延調整回路
２０ クロックバッファ
２２ レプリカ回路
２２０ 遅延回路
２２０Ａ 第１の遅延回路（レプリカパス）
２２０Ｂ 第２の遅延回路（レプリカバッファ）
２２１〜２２４ ＣＭＯＳインバータ回路
２２５，２２５Ａ ローパスフィルタ回路
ＱＰ１〜ＱＰ４ ｐチャネルＭＯＳトランジスタ
ＱＮ１〜ＱＮ４ ｎチャネルＭＯＳトランジスタ
Ｔｒ１，Ｔｒ２ トランジスタ（ｎチャネルＭＯＳトランジスタ）
３０ 出力バッファ
ＤＱ 入出力データピン
ＣＫ 外部クロック信号
ＬＣＬＫ 内部クロック信号
ＶＤＤ 第１の電源電圧
ＶＤＤＱ 第２の電源電圧
ＦＢ フィードバック信号
ＲＣＬＫ レプリカクロック信号
ＶＤＤＱ−ＤＬＬ 低域濾波した電源電圧
【特許請求の範囲】
【請求項１】
外部クロック信号に同期した内部クロック信号を生成するＤＤＬ回路に使用されるレプリカ回路であって、第１の電源電圧が供給され前記内部クロック信号を出力するクロックバッファの第１の遅延時間と、前記第１の電源電圧と異なる第２の電源電圧が供給され前記内部クロック信号を入力する出力バッファの第２の遅延時間とを補償して、レプリカクロック信号を出力する、前記レプリカ回路において、
前記第１の電源電圧が供給され、前記クロックバッファへの入力クロック信号が入力され、前記レプリカクロック信号を出力する遅延回路であって、第１乃至第Ｍ（Ｍは２以上の第１の整数）のＣＭＯＳインバータ回路および第（Ｍ＋１）乃至第Ｎ（Ｎは４以上の第２の整数）のＣＭＯＳインバータ回路が縦続接続された、前記遅延回路と、
該遅延回路の後段側の第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路のｎチャネルＭＯＳトランジスタのソースにそれぞれ接続された複数のトランジスタと、
前記第２の電源電圧を低域通過濾波して、その低域濾波した電源電圧を前記複数のトランジスタの制御端子へ供給するローパスフィルタ回路と、
を有するレプリカ回路。
【請求項２】
前記遅延回路の前段側の第１乃至第ＭのＣＭＯＳインバータ回路は、前記クロックバッファの前記第１の遅延時間を補償するための第１の遅延回路であり、
前記遅延回路の前記後段側の第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路は、前記出力バッファの前記第２の遅延時間を補償するための第２の遅延回路である、
請求項１に記載のレプリカ回路。
【請求項３】
前記ローパスフィルタ回路は、
前記第２の電源電圧が供給される第１の端子を持つ抵抗器と、
該抵抗器の第２の端子と接地端子との間に接続されたコンデンサと、
から構成され、
前記抵抗器の前記第２の端子から前記低域濾波した電源電圧を出力する、請求項１又は２に記載のレプリカ回路。
【請求項４】
前記ローパスフィルタ回路は、前記第１の電源電圧もさらに供給される、請求項１又は２に記載のレプリカ回路。
【請求項５】
前記ローパスフィルタ回路は、
前記第２の電源電圧が供給される第１の端子を持つ第１の抵抗器と、
前記第１の電源電圧が供給される第１の端子と、前記第１の抵抗器の第２の端子に接続された第２の端子とを持つ第２の抵抗器と、
前記第１の抵抗器の前記第２の端子と接地端子との間に接続されたコンデンサと、
から構成され、
前記第１の抵抗器の前記第２の端子から前記低域濾波した電源電圧を出力する、請求項４に記載のレプリカ回路。
【請求項６】
前記複数のトランジスタの各々は、前記制御端子としてゲートを持つｎチャネルＭＯＳトランジスタから成る、請求項１乃至５のいずれか１項に記載のレプリカ回路。
【請求項７】
外部クロック信号に同期した内部クロック信号を生成するＤＤＬ回路であって、
前記外部クロック信号を入力する初段回路と、
前記外部クロック信号とレプリカクロック信号とを位相比較し、フィードバック信号を出力する位相比較器と、
前記フィードバック信号を分周して、分周した信号を出力する分周回路と、
前記分周した信号に基いて前記初段回路から出力されるクロック信号の遅延を調整して、遅延調整したクロック信号を出力する遅延調整回路と、
第１の電源電圧が供給され、前記遅延調整したクロック信号を入力するクロックバッファであって、前記内部クロック信号を、前記第１の電源電圧と異なる第２の電源電圧が供給される出力バッファへ供給する、前記クロックバッファと、
前記遅延調整したクロック信号を入力して、前記レプリカクロック信号を出力するレプリカ回路と、
から構成されるＤＬＬ回路において、
前記レプリカ回路は、
前記第１の電源電圧が供給され、前記遅延調整したクロック信号が入力され、前記レプリカクロック信号を出力する遅延回路であって、第１乃至第Ｍ（Ｍは２以上の第１の整数）のＣＭＯＳインバータ回路および第（Ｍ＋１）乃至第Ｎ（Ｎは４以上の第２の整数）のＣＭＯＳインバータ回路が縦続接続された、前記遅延回路と、
該遅延回路の後段側の第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路のｎチャネルＭＯＳトランジスタのソースにそれぞれ接続された複数のトランジスタと、
前記第２の電源電圧を低域通過濾波して、その低域濾波した電源電圧を前記複数のトランジスタの制御端子へ供給するローパスフィルタ回路と、
を有することを特徴とする、ＤＬＬ回路。
【請求項８】
前記分周回路がカウンタから構成される、請求項７に記載のＤＬＬ回路。
【請求項９】
前記遅延回路の前段側の第１乃至第ＭのＣＭＯＳインバータ回路は、前記クロックバッファの前記第１の遅延時間を補償するための第１の遅延回路であり、
前記遅延回路の前記後段側の第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路は、前記出力バッファの前記第２の遅延時間を補償するための第２の遅延回路である、
請求項７又は８に記載のＤＬＬ回路。
【請求項１０】
前記ローパスフィルタ回路は、
前記第２の電源電圧が供給される第１の端子を持つ抵抗器と、
該抵抗器の第２の端子と接地端子との間に接続されたコンデンサと、
から構成され、
前記抵抗器の前記第２の端子から前記低域濾波した電源電圧を出力する、請求項７乃至９のいずれか１項に記載のＤＬＬ回路。
【請求項１１】
前記ローパスフィルタ回路は、前記第１の電源電圧もさらに供給される、請求項７乃至９のいずれか１項に記載のＤＬＬ回路。
【請求項１２】
前記ローパスフィルタ回路は、
前記第２の電源電圧が供給される第１の端子を持つ第１の抵抗器と、
前記第１の電源電圧が供給される第１の端子と、前記第１の抵抗器の第２の端子に接続された第２の端子とを持つ第２の抵抗器と、
前記第１の抵抗器の前記第２の端子と接地端子との間に接続されたコンデンサと、
から構成され、
前記第１の抵抗器の前記第２の端子から前記低域濾波した電源電圧を出力する、請求項１０に記載のＤＬＬ回路。
【請求項１３】
前記複数のトランジスタの各々は、前記制御端子としてゲートを持つｎチャネルＭＯＳトランジスタから成る、請求項７乃至１２のいずれか１項に記載のＤＬＬ回路。
【請求項１４】
請求項７乃至１３のいずれか１項に記載のＤＬＬ回路を含む、半導体装置。
【請求項１５】
前記半導体装置が、ＤＤＲ型シンクロナスメモリから成る、請求項１４に記載の半導体装置。
【請求項１６】
外部クロック信号に同期した内部クロック信号を生成するＤＤＬ回路に使用されるレプリカ回路であって、第１の電源電圧が供給され前記内部クロック信号を出力するクロックバッファの第１の遅延時間と、前記第１の電源電圧と異なる第２の電源電圧が供給され前記内部クロック信号を入力する出力バッファの第２の遅延時間とを補償して、レプリカクロック信号を出力する、前記レプリカ回路において、
前記第１の電源電圧が供給され、前記クロックバッファへの入力クロック信号が入力され、前記レプリカクロック信号を出力する遅延手段であって、第１乃至第Ｍ（Ｍは２以上の第１の整数）のＣＭＯＳインバータ回路および第（Ｍ＋１）乃至第Ｎ（Ｎは４以上の第２の整数）のＣＭＯＳインバータ回路が縦続接続された、前記遅延手段と、
該遅延手段の後段側の第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路のｎチャネルＭＯＳトランジスタのソースにそれぞれ接続された複数のトランジスタと、
前記第２の電源電圧を低域通過濾波して、その低域濾波した電源電圧を前記複数のトランジスタの制御端子へ供給するローパスフィルタ手段と、
を有するレプリカ回路。
【請求項１】
外部クロック信号に同期した内部クロック信号を生成するＤＤＬ回路に使用されるレプリカ回路であって、第１の電源電圧が供給され前記内部クロック信号を出力するクロックバッファの第１の遅延時間と、前記第１の電源電圧と異なる第２の電源電圧が供給され前記内部クロック信号を入力する出力バッファの第２の遅延時間とを補償して、レプリカクロック信号を出力する、前記レプリカ回路において、
前記第１の電源電圧が供給され、前記クロックバッファへの入力クロック信号が入力され、前記レプリカクロック信号を出力する遅延回路であって、第１乃至第Ｍ（Ｍは２以上の第１の整数）のＣＭＯＳインバータ回路および第（Ｍ＋１）乃至第Ｎ（Ｎは４以上の第２の整数）のＣＭＯＳインバータ回路が縦続接続された、前記遅延回路と、
該遅延回路の後段側の第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路のｎチャネルＭＯＳトランジスタのソースにそれぞれ接続された複数のトランジスタと、
前記第２の電源電圧を低域通過濾波して、その低域濾波した電源電圧を前記複数のトランジスタの制御端子へ供給するローパスフィルタ回路と、
を有するレプリカ回路。
【請求項２】
前記遅延回路の前段側の第１乃至第ＭのＣＭＯＳインバータ回路は、前記クロックバッファの前記第１の遅延時間を補償するための第１の遅延回路であり、
前記遅延回路の前記後段側の第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路は、前記出力バッファの前記第２の遅延時間を補償するための第２の遅延回路である、
請求項１に記載のレプリカ回路。
【請求項３】
前記ローパスフィルタ回路は、
前記第２の電源電圧が供給される第１の端子を持つ抵抗器と、
該抵抗器の第２の端子と接地端子との間に接続されたコンデンサと、
から構成され、
前記抵抗器の前記第２の端子から前記低域濾波した電源電圧を出力する、請求項１又は２に記載のレプリカ回路。
【請求項４】
前記ローパスフィルタ回路は、前記第１の電源電圧もさらに供給される、請求項１又は２に記載のレプリカ回路。
【請求項５】
前記ローパスフィルタ回路は、
前記第２の電源電圧が供給される第１の端子を持つ第１の抵抗器と、
前記第１の電源電圧が供給される第１の端子と、前記第１の抵抗器の第２の端子に接続された第２の端子とを持つ第２の抵抗器と、
前記第１の抵抗器の前記第２の端子と接地端子との間に接続されたコンデンサと、
から構成され、
前記第１の抵抗器の前記第２の端子から前記低域濾波した電源電圧を出力する、請求項４に記載のレプリカ回路。
【請求項６】
前記複数のトランジスタの各々は、前記制御端子としてゲートを持つｎチャネルＭＯＳトランジスタから成る、請求項１乃至５のいずれか１項に記載のレプリカ回路。
【請求項７】
外部クロック信号に同期した内部クロック信号を生成するＤＤＬ回路であって、
前記外部クロック信号を入力する初段回路と、
前記外部クロック信号とレプリカクロック信号とを位相比較し、フィードバック信号を出力する位相比較器と、
前記フィードバック信号を分周して、分周した信号を出力する分周回路と、
前記分周した信号に基いて前記初段回路から出力されるクロック信号の遅延を調整して、遅延調整したクロック信号を出力する遅延調整回路と、
第１の電源電圧が供給され、前記遅延調整したクロック信号を入力するクロックバッファであって、前記内部クロック信号を、前記第１の電源電圧と異なる第２の電源電圧が供給される出力バッファへ供給する、前記クロックバッファと、
前記遅延調整したクロック信号を入力して、前記レプリカクロック信号を出力するレプリカ回路と、
から構成されるＤＬＬ回路において、
前記レプリカ回路は、
前記第１の電源電圧が供給され、前記遅延調整したクロック信号が入力され、前記レプリカクロック信号を出力する遅延回路であって、第１乃至第Ｍ（Ｍは２以上の第１の整数）のＣＭＯＳインバータ回路および第（Ｍ＋１）乃至第Ｎ（Ｎは４以上の第２の整数）のＣＭＯＳインバータ回路が縦続接続された、前記遅延回路と、
該遅延回路の後段側の第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路のｎチャネルＭＯＳトランジスタのソースにそれぞれ接続された複数のトランジスタと、
前記第２の電源電圧を低域通過濾波して、その低域濾波した電源電圧を前記複数のトランジスタの制御端子へ供給するローパスフィルタ回路と、
を有することを特徴とする、ＤＬＬ回路。
【請求項８】
前記分周回路がカウンタから構成される、請求項７に記載のＤＬＬ回路。
【請求項９】
前記遅延回路の前段側の第１乃至第ＭのＣＭＯＳインバータ回路は、前記クロックバッファの前記第１の遅延時間を補償するための第１の遅延回路であり、
前記遅延回路の前記後段側の第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路は、前記出力バッファの前記第２の遅延時間を補償するための第２の遅延回路である、
請求項７又は８に記載のＤＬＬ回路。
【請求項１０】
前記ローパスフィルタ回路は、
前記第２の電源電圧が供給される第１の端子を持つ抵抗器と、
該抵抗器の第２の端子と接地端子との間に接続されたコンデンサと、
から構成され、
前記抵抗器の前記第２の端子から前記低域濾波した電源電圧を出力する、請求項７乃至９のいずれか１項に記載のＤＬＬ回路。
【請求項１１】
前記ローパスフィルタ回路は、前記第１の電源電圧もさらに供給される、請求項７乃至９のいずれか１項に記載のＤＬＬ回路。
【請求項１２】
前記ローパスフィルタ回路は、
前記第２の電源電圧が供給される第１の端子を持つ第１の抵抗器と、
前記第１の電源電圧が供給される第１の端子と、前記第１の抵抗器の第２の端子に接続された第２の端子とを持つ第２の抵抗器と、
前記第１の抵抗器の前記第２の端子と接地端子との間に接続されたコンデンサと、
から構成され、
前記第１の抵抗器の前記第２の端子から前記低域濾波した電源電圧を出力する、請求項１０に記載のＤＬＬ回路。
【請求項１３】
前記複数のトランジスタの各々は、前記制御端子としてゲートを持つｎチャネルＭＯＳトランジスタから成る、請求項７乃至１２のいずれか１項に記載のＤＬＬ回路。
【請求項１４】
請求項７乃至１３のいずれか１項に記載のＤＬＬ回路を含む、半導体装置。
【請求項１５】
前記半導体装置が、ＤＤＲ型シンクロナスメモリから成る、請求項１４に記載の半導体装置。
【請求項１６】
外部クロック信号に同期した内部クロック信号を生成するＤＤＬ回路に使用されるレプリカ回路であって、第１の電源電圧が供給され前記内部クロック信号を出力するクロックバッファの第１の遅延時間と、前記第１の電源電圧と異なる第２の電源電圧が供給され前記内部クロック信号を入力する出力バッファの第２の遅延時間とを補償して、レプリカクロック信号を出力する、前記レプリカ回路において、
前記第１の電源電圧が供給され、前記クロックバッファへの入力クロック信号が入力され、前記レプリカクロック信号を出力する遅延手段であって、第１乃至第Ｍ（Ｍは２以上の第１の整数）のＣＭＯＳインバータ回路および第（Ｍ＋１）乃至第Ｎ（Ｎは４以上の第２の整数）のＣＭＯＳインバータ回路が縦続接続された、前記遅延手段と、
該遅延手段の後段側の第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路のｎチャネルＭＯＳトランジスタのソースにそれぞれ接続された複数のトランジスタと、
前記第２の電源電圧を低域通過濾波して、その低域濾波した電源電圧を前記複数のトランジスタの制御端子へ供給するローパスフィルタ手段と、
を有するレプリカ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−２０５４４６（Ｐ２０１１−２０５４４６Ａ）
【公開日】平成２３年１０月１３日（２０１１．１０．１３）
【国際特許分類】
【出願番号】特願２０１０−７１３６７（Ｐ２０１０−７１３６７）
【出願日】平成２２年３月２６日（２０１０．３．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
【公開日】平成２３年１０月１３日（２０１１．１０．１３）
【国際特許分類】
【出願日】平成２２年３月２６日（２０１０．３．２６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
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