半導体装置
【課題】昇圧回路の出力側に抵抗を挿入しつつも、内部電源電圧として十分な電圧を確保するとともに、抵抗での消費電力を削減する。
【解決手段】
半導体装置１ａは、外部電源電圧ＶＤＤに応じた昇圧幅で内部電源電圧ＶＣＣを昇圧する昇圧回路１０ａと、外部電源電圧ＶＤＤと所定のリファレンス電圧ＶＲＥＦ１とを比較する外部電圧レベル比較回路２１ａと、昇圧回路１０ａの出力端子に接続された可変抵抗を有する可変抵抗回路２０ａとを備え、可変抵抗回路２０ａは、外部電圧レベル比較回路２１ａの比較結果に応じて可変抵抗の抵抗値を制御する。
【解決手段】
半導体装置１ａは、外部電源電圧ＶＤＤに応じた昇圧幅で内部電源電圧ＶＣＣを昇圧する昇圧回路１０ａと、外部電源電圧ＶＤＤと所定のリファレンス電圧ＶＲＥＦ１とを比較する外部電圧レベル比較回路２１ａと、昇圧回路１０ａの出力端子に接続された可変抵抗を有する可変抵抗回路２０ａとを備え、可変抵抗回路２０ａは、外部電圧レベル比較回路２１ａの比較結果に応じて可変抵抗の抵抗値を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、内部電源電圧の許容値超えを防止する半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)やＦＬＡＳＨメモリなどの半導体装置では、外部電源電圧を利用して内部電源電圧を生成する昇圧回路が用いられる（例えば特許文献１を参照。）。昇圧回路が生成した内部電源電圧は、半導体装置の内部回路に供給される。
【０００３】
昇圧回路は、クロック周期で内部電源電圧を引き上げる（昇圧する）機能を有する回路である。内部回路での電荷消費によって内部電源電圧の電圧値は徐々に下降するが、下降しても昇圧回路によって引き上げられるので、平均的に見れば一定値を維持することが可能になる。
【０００４】
昇圧回路による内部電源電圧の引き上げ幅（昇圧幅）は外部電源電圧に依存する。つまり、外部電源電圧が大きいほど昇圧幅は大きくなり、外部電源電圧が小さいほど昇圧幅は小さくなる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−７９４９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、近年の半導体装置の大容量化及び高速化に伴い、昇圧回路の供給能力を増強する必要が生じている。昇圧回路の出力側には通常、リップル除去用の平滑容量が設けられるが、昇圧回路の供給能力を増強すると内部電源電圧のリップルが増加するため、平滑容量の大型化が必要となっている。
【０００７】
しかしながら、大型化した容量は広い面積を必要とする。したがって、平滑容量を大型化せずにリップルを除去できる技術が求められており、そのひとつとして本発明の発明者は、昇圧回路の出力側に抵抗を挿入することを検討している。リップルを除去する目的のひとつは、不要な高電圧が内部回路に供給されることによる内部回路の破壊を防止することにあり、抵抗を挿入すれば抵抗で電圧低下が発生することから、不要な高電圧が内部回路に供給される可能性を低減することが可能になる。
【０００８】
しかしながら、昇圧回路の出力側に抵抗を挿入すると、内部電源電圧が全体として低下してしまうことから、特に外部電源電圧が低下した場合などに、十分な電圧が得られなくおそれがある。また、抵抗は電力を消費するが、このような電力消費は消費電力削減の観点から好ましくない。したがって、昇圧回路の出力側に抵抗を挿入しつつも、内部電源電圧として十分な電圧を確保するとともに、抵抗での消費電力を削減することが望まれている。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、外部電源電圧に応じた昇圧幅で内部電源電圧を昇圧する昇圧回路と、前記外部電源電圧と所定のリファレンス電圧とを比較する比較回路と、前記昇圧回路の出力端子に接続された可変抵抗を有する可変抵抗回路とを備え、前記可変抵抗回路は、前記比較回路の比較結果に応じて、前記可変抵抗の抵抗値を制御する。
【発明の効果】
【００１０】
本発明によれば、外部電源電圧とリファレンス電圧との比較結果に応じて可変抵抗の抵抗値を制御できることから、外部電源電圧が低下した場合においても内部電源電圧として十分な電圧を確保することが可能になる。また、可変抵抗の抵抗値を外部電源電圧に応じて最適化できるので、抵抗での消費電力を削減することも可能になる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施の形態による半導体装置１の機能ブロックを示す概略ブロック図である。
【図２】（ａ）は、本発明の第１の実施の形態によるＯＳＣ回路の具体的な回路構成を示す図である。（ｂ）は、本発明の第１の実施の形態による相補のクロック信号の具体的な例を示す図である。（ｃ）は、本発明の第１及び第２の実施の形態によるチャージポンプ回路の具体的な回路構成を示す図である。
【図３】（ａ）は、本発明の第１の実施の形態によるチャージポンプ回路の出力電圧ＶＰＲの外部電源電圧ＶＤＤに対する変化の概略を示す図である。（ｂ）は、本発明の第１の実施の形態による可変抵抗回路から出力される内部電源電圧ＶＣＣの変化の概略を示す図である。
【図４】本発明の第１の実施の形態による可変抵抗回路及び外部電圧レベル比較回路の具体的な回路構成を示す図である。
【図５】（ａ）は、本発明の第１及び第２の実施の形態による比較器の具体的な回路構成を示す図である。（ｂ）は、本発明の第１及び第２の実施の形態によるスイッチ素子の具体的な回路構成を示す図である。
【図６】（ａ）は、外部電源電圧ＶＤＤと、本発明の第１の実施の形態による分圧回路の出力電圧ＶＤＩＶ（分圧Ｖ１〜Ｖ３）との関係を示すグラフである。（ｂ）は、第１〜第４のモードＭ１〜Ｍ４と、本発明の第２の実施の形態による各スイッチ素子のオンオフ状態によって実現されるノードｆと出力ノードｂとの間の抵抗値ＳＲとの関係を示すグラフである。
【図７】本発明の第２の実施の形態による半導体装置の機能ブロックを示す概略ブロック図である。
【図８】本発明の第２の実施の形態によるＯＳＣ回路及びＯＳＣ制御回路の具体的な回路構成を示す図である。
【図９】本発明の第２の実施の形態による可変抵抗回路及び外部電圧レベル比較回路の具体的な回路構成を示す図である。
【図１０】（ａ）は、外部電源電圧ＶＤＤと、本発明の第２の実施の形態による分圧回路の出力電圧ＶＤＩＶ（分圧Ｖ１〜Ｖ５）との関係を示すグラフである。（ｂ）は、第１〜第６のモードＭ１〜Ｍ６と、本発明の第２の実施の形態による各スイッチ素子のオンオフ状態によって実現されるノードｆと出力ノードｂとの間の抵抗値ＳＲとの関係を示すグラフである。
【図１１】（ａ）〜（ｃ）は、本発明の第２の実施の形態による可変抵抗回路から出力される内部電源電圧ＶＰＰの変化の概略を示す図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の第１の実施の形態による半導体装置１ａの機能ブロックを示す概略ブロック図である。
【００１４】
半導体装置１ａは、例えばＤＲＡＭ、ＦＬＡＳＨメモリ、ＰＲＡＭ(Phase change Random Access Memory)などの半導体記憶装置であり、図１に示すように、昇圧回路１０ａ、可変抵抗回路２０ａ、外部電圧レベル比較回路２１ａ、キャパシタ２２、及び内部回路３０を備えている。また、半導体装置１ａは、外部端子として、外部電源電圧ＶＤＤが供給される電源端子２を備えている。半導体装置１ａは他にも、コマンド端子、アドレス端子、データ入出力端子など各種の端子を備えているが、ここでは省略している。
【００１５】
昇圧回路１０ａ及び外部電圧レベル比較回路２１ａは入力ノードａを介して電源端子２に接続されており、それぞれ外部から外部電源電圧ＶＤＤの供給を受けている。また、外部電圧レベル比較回路２１ａは、図示しない定電圧源から、外部電源電圧ＶＤＤの規格値に等しい電圧値のリファレンス電圧ＶＲＥＦ１の供給も受けている。
【００１６】
昇圧回路１０ａは、外部電源電圧ＶＤＤを利用して電圧ＶＰＲを生成する回路である。具体的には、外部電源電圧ＶＤＤに応じた昇圧幅で、クロックごとに内部電源電圧を昇圧する。この昇圧動作は、図１に示すＯＳＣ(Oscillator)回路１１ａ（クロック回路）及びチャージポンプ回路１２によって実現される。これらの回路の具体的な回路構成及び動作については、後ほど説明する。
【００１７】
可変抵抗回路２０ａは、図１では図示していないが、昇圧回路１０ａの出力端子と出力ノードｂとの間に接続された可変抵抗と、その抵抗値を制御するための少なくとも１つのスイッチ素子とを有している。回路中に設けられた抵抗は電圧低下を引き起こすので、出力ノードｂに現れる電圧（内部電源電圧ＶＣＣ）は、可変抵抗による電圧低下分だけ昇圧回路１０ａの出力電圧ＶＰＲから電圧低下したものとなる。可変抵抗回路２０ａの具体的な回路構成及び動作についても、後ほど説明する。
【００１８】
外部電圧レベル比較回路２１ａは、外部電源電圧ＶＤＤとリファレンス電圧ＶＲＥＦ１を比較し、比較結果を可変抵抗回路２０ａに出力する回路である。可変抵抗回路２０ａは、こうして入力される比較結果に応じて、可変抵抗の抵抗値を制御する。外部電圧レベル比較回路２１ａの具体的な回路構成及び動作についても、後ほど説明する。
【００１９】
キャパシタ２２は、出力ノードｂと、接地電位が供給されるグランド配線（以下、単に「接地電位」という。）との間に接続される。キャパシタ２２はいわゆる平滑容量であり、内部電源電圧ＶＣＣからリップルを除去する役割を担っている。以下では、キャパシタ２２の容量をＣＤと表す。
【００２０】
内部回路３０は、半導体装置１ａの主たる機能を実現するための回路であり、出力ノードｂを通じて供給される内部電源電圧ＶＣＣを動作電源として動作する。一例として半導体装置１ａがＤＲＡＭである場合、内部回路３０は、メモリセルアレイやその周辺回路が該当する。
【００２１】
ここで、本実施の形態では、内部回路３０の消費電流ＩＬが一定であると仮定する。可変抵抗回路２０ａは、そのような仮定の下で、昇圧回路１０ａが外部電源電圧ＶＤＤに応じた昇圧幅で内部電源電圧ＶＣＣを昇圧する際、不要な高電圧が内部回路３０に入力されてしまうことを防止するために設けられる。詳しくは後述する。
【００２２】
以下、ＯＳＣ回路１１ａ、チャージポンプ回路１２、可変抵抗回路２０ａ、及び外部電圧レベル比較回路２１ａの具体的な回路構成及び動作について、順に説明する。
【００２３】
図２（ａ）は、ＯＳＣ回路１１ａの具体的な回路構成を示す図である。同図に示すように、ＯＳＣ回路１１ａは、奇数個（図２（ａ）では５個としている。）のインバータからなるディレイライン５５ａと、バッファ５６と、インバータ５７とを有している。ディレイライン５５ａの出力はディレイライン５５ａの入力に帰還接続されるとともに、バッファ５６及びインバータ５７それぞれに入力される。以上の構成により、バッファ５６及びインバータ５７それぞれから、相補のクロック信号Φ，／Φが出力される。
【００２４】
図２（ｂ）は、相補のクロック信号Φ，／Φの具体的な例を示す図である。同図に示すように、クロック信号Φ，／Φはいずれも所定の時間間隔でローとハイを繰り返す矩形信号であり、両信号間で位相が逆になっている。クロック信号Φ，／Φの具体的な電圧値はＯＳＣ回路１１ａの各インバータ及びバッファ５６の動作電源の電圧に応じて決定される。ここでは、図示していないが、各インバータ及びバッファ５６の動作電源の電圧を外部電源電圧ＶＤＤ及び接地電圧（＝０）としており、したがって、クロック信号Φ，／Φの電圧値は、ローのときに０、ハイのときにＶＤＤとなる。
【００２５】
図２（ｃ）は、チャージポンプ回路１２の具体的な回路構成を示す図である。同図に示すように、チャージポンプ回路１２は、ブースター回路４０、基板電位生成回路４１、及びトランスファーゲート４２を有している。なお、同図には、チャージポンプ回路１２の構成要素ではないが、図１に示したキャパシタ２２（平滑容量）も記載している。
【００２６】
ブースター回路４０は、外部電源電圧ＶＤＤが供給される電源配線（以下、この電源配線を単に「外部電源電圧ＶＤＤ」という。）とクロック信号Φの入力端との間に接続されたキャパシタ４３と、外部電源電圧ＶＤＤとクロック信号／Φの入力端との間に接続されたキャパシタ４４とを有している。キャパシタ４３，４４の容量は同一の値Ｃ１である。キャパシタ４３と外部電源電圧ＶＤＤとの間にはＮチャンネル型ＭＯＳトランジスタ４５，４６が並列に接続され、キャパシタ４４と外部電源電圧ＶＤＤとの間にはＮチャンネル型ＭＯＳトランジスタ４７，４８が並列に接続される。以下、トランジスタ４６とキャパシタ４３の接続点をノードｃ、トランジスタ４７とキャパシタ４４の接続点をノードｄと称する。トランジスタ４５，４８のゲートは外部電源電圧ＶＤＤに接続され、トランジスタ４６のゲートはトランジスタ４７のドレインに接続され、トランジスタ４７のゲートはトランジスタ４６のドレインに接続される。
【００２７】
基板電位生成回路４１は、ゲートがノードｄに、ソースがノードｃにそれぞれ接続されたＰチャンネル型ＭＯＳトランジスタ４９と、ゲートがノードｃに、ソースがノードｄにそれぞれ接続されたＰチャンネル型ＭＯＳトランジスタ５０とを有する。トランジスタ４９のドレイン及びバックゲート並びにトランジスタ５０のドレイン及びバックゲートは互いに接続され、さらにこれらの接続点であるノードｅと接地電位の間にはキャパシタ５１が接続される。以下では、ノードｅの電位を基板電位ＶＢＧと称する。基板電位ＶＢＧは、初期状態ではフローティングである。
【００２８】
トランスファーゲート４２は、ゲートがノードｄに、ソースがノードｃにそれぞれ接続されたＰチャンネル型ＭＯＳトランジスタ５２と、ゲートがノードｃに、ソースがノードｄにそれぞれ接続されたＰチャンネル型ＭＯＳトランジスタ５３とを有する。トランジスタ５２のドレインとトランジスタ５３のドレインとは互いに接続される。昇圧回路１０ａの出力電圧ＶＰＲは、トランジスタ５２，５３の接続点であるノードｆから取り出される。また、トランジスタ５２，５３のバックゲートには基板電位ＶＢＧが供給される。
【００２９】
チャージポンプ回路１２は、以上説明したブースター回路４０、基板電位生成回路４１、及びトランスファーゲート４２の動作により、外部電源電圧ＶＤＤを利用して出力電圧ＶＰＲを昇圧する。以下、これらの回路の動作について、詳しく説明する。
【００３０】
電源投入直後、クロック信号Φの電位が０、クロック信号／Φの電位がＶＤＤであったとすると、ノードｃの電位は、トランジスタ４５がオンすることにより、少なくともＶＤＤ−Ｖｔのレベルにチャージされる。ここでＶｔは、トランジスタ４５〜４８のしきい電圧である。次に、クロック信号Φの電位がＶＤＤ、クロック信号／Φの電位が０に切り替わると、ノードｃの電位は、最大で２ＶＤＤ−Ｖｔに昇圧される。通常、２ＶＤＤ−Ｖｔ≧ＶＤＤ＋Ｖｔなので、トランジスタ４７は完全にオンし、キャパシタ４４のノードｄがＶＤＤがチャージされる。
【００３１】
次に、クロック信号Φの電位が０、クロック信号／Φの電位がＶＤＤに切り替わると、ノードｃの電位は最大で２ＶＤＤとなる。これに伴い、トランジスタ４５，４６がオンとなり、トランジスタ４７，４８がオフになる。ノードｃの電位はトランジスタ４６がオンするのでＶＤＤとなる。以下、この動作を繰り返すとノードｃとノードｄの電位は、高電位側で最大２ＶＤＤ、低電位側でＶＤＤのレベルを交互に取るようになる。ここで、もし、ノードｃが高電位、ノードｄが低電位ならば、トランジスタ４９がオン、トランジスタ５０がオフとなり、基板電位ＶＢＧがノードｃの電位に等しくなる。同時に、トランジスタ５２がオンとなり、トランジスタ５３がオフとなり、ノードｆとノードｃ接続されて、それらの電位は、出力電位ＶＰＲに等しくなる。
【００３２】
電位ＶＰＲの具体的な値について説明する。チャージポンプ回路１２の出力側（出力ノードｂ）には、図２（ｃ）にも示すように、容量ＣＤのキャパシタ２２（平滑容量）が接続されている。なお、ノードｆと出力ノードｂの間には、実際には図１に示したように可変抵抗回路２０ａが挿入されるが、その機能は後に説明することとし、ここでは可変抵抗回路２０ａの存在を無視する。また、実際には内部回路３０内のキャパシタによる影響も考慮する必要があるが、これも無視することにすると、クロック信号Φの電位がＶＤＤ、クロック信号／Φの電位が０であるとき、キャパシタ４３とキャパシタ２２とは、外部電源電位ＶＤＤと接地電位の間を直列に接続されることになる。
【００３３】
したがって、キャパシタ２２，４３には、キャパシタ４３に蓄積されたＶＤＤ分の電荷と、外部電源電位ＶＤＤから供給される電荷とが配分され、これと消費電流ＩＬにより電位ＶＰＲが決まる。具体的には、電位ＶＰＲの平均値ＶＰＲ（ａｖ．）は次の式（１）で表される。
【００３４】
【数１】
【００３５】
式（１）から理解されるように、電位ＶＰＲは、外部電源電圧ＶＤＤが高くなると上がり、消費電流ＩＬが増加すると下がることになる。本実施の形態による可変抵抗回路２０ａは、外部電源電圧ＶＤＤが大きすぎることにより電位ＶＰＲが不必要に高くなり、その結果不要な高電圧が内部回路３０に入力されてしまうことを防止するために設けられる。
【００３６】
図３（ａ）は、本実施の形態での電圧ＶＰＲの変化の概略を示している。同図では、クロックの周期をｔＣとしている。同図に示すように、外部電源電圧ＶＤＤがリファレンス電圧ＶＲＥＦ１に等しいときにはノードｆの平均レベルはＶＲＰ１となり、ＶＲＥＦ１＜Ｖａ＜ＶＤＤ＜Ｖｂのときには、ＶＲＰ１より高いＶＲＰ２となる。電圧Ｖａ，Ｖｂについては後述する。
【００３７】
図３（ａ）並びに式（１）からも理解されるように、外部電源電圧ＶＤＤが変動によって上昇すると、それに伴い電圧ＶＰＲの平均値も上昇する。したがって、外部電源電圧ＶＤＤの大きさによっては、不要な高電圧が内部回路３０に入力されてしまうケースが発生し得る。
【００３８】
次に、可変抵抗回路２０ａ及び外部電圧レベル比較回路２１ａの具体的な回路構成及び動作について説明する。
【００３９】
図４は、可変抵抗回路２０ａ及び外部電圧レベル比較回路２１ａの具体的な回路構成を示す図である。同図に示すように、可変抵抗回路２０ａは、図２（ｃ）に示したノードｆと出力ノードｂとの間を直列に接続された３つの抵抗素子Ｒ１〜Ｒ３と、それぞれ抵抗素子Ｒ１〜Ｒ３と並列に接続されたスイッチ素子ＳＷ１〜ＳＷ３とを有している。また、外部電圧レベル比較回路２１ａは、外部電源電圧ＶＤＤと接地電位の間を直列に接続された４つの抵抗素子ＲＡ〜ＲＤを含む分圧回路６０ａと、３つの比較器Ｐ１〜Ｐ３を含む比較回路６１ａとを有している。
【００４０】
まず、分圧回路６０ａでは、抵抗素子ＲＡ〜ＲＤによって外部電源電圧ＶＤＤが分圧される。具体的には、抵抗素子ＲＡ，ＲＢの接続点から分圧Ｖ１が取り出され、抵抗素子ＲＢ，ＲＣの接続点から分圧Ｖ２が取り出され、抵抗素子ＲＣ，ＲＤの接続点から分圧Ｖ３が取り出される。分圧Ｖ１〜Ｖ３の大小関係はＶ１＞Ｖ２＞Ｖ３となる。以下では、分圧回路６０ａから出力される電圧（分圧Ｖ１〜Ｖ３）を出力電圧ＶＤＩＶと総称する場合がある。
【００４１】
比較回路６１ａは、比較器Ｐ１〜Ｐ３により分圧Ｖ１〜Ｖ３とリファレンス電圧ＶＲＥＦ１とを比較する。具体的には、比較器Ｐ１は分圧Ｖ１とリファレンス電圧ＶＲＥＦ１とを比較し、分圧Ｖ１がリファレンス電圧ＶＲＥＦ１より小さい場合に比較結果信号ＯＮ１を活性化し、そうでない場合に非活性化する。また、比較器Ｐ２は分圧Ｖ２とリファレンス電圧ＶＲＥＦ１とを比較し、分圧Ｖ２がリファレンス電圧ＶＲＥＦ１より小さい場合に比較結果信号ＯＮ２を活性化し、そうでない場合に非活性化する。さらに、比較器Ｐ３は分圧Ｖ３とリファレンス電圧ＶＲＥＦ１とを比較し、分圧Ｖ３がリファレンス電圧ＶＲＥＦ１より小さい場合に比較結果信号ＯＮ３を活性化し、そうでない場合に非活性化する。
【００４２】
図５（ａ）は、比較器Ｐ１の具体的な回路構成を示す図である。なお、ここでは比較器Ｐ１のみを取り上げて説明するが、比較器Ｐ２，Ｐ３も比較器Ｐ１と同様の回路構成を有している。
【００４３】
図５（ａ）に示すように、比較器Ｐ１は、バイアス回路、差動入力増幅回路、出力回路の３段構成を有している。
【００４４】
バイアス回路は、抵抗素子６２、Ｎチャンネル型ＭＯＳトランジスタ６３，６４、及びＰチャンネル型ＭＯＳトランジスタ６５を有しており、一定電圧を有するバイアス電圧ＶＧＮ及びＶＧＰを生成して出力する。具体的な構成を説明すると、まず、抵抗素子６２とトランジスタ６３とが、外部電源電圧ＶＤＤと接地電位の間を直列に接続されている。トランジスタ６５とトランジスタ６４も、外部電源電圧ＶＤＤと接地電位の間を直列に接続されている。また、トランジスタ６３，６５はそれぞれダイオード接続され、トランジスタ６３のゲートとトランジスタ６４のゲートとは互いに接続されている。バイアス電圧ＶＧＰ及びＶＧＮはそれぞれ、トランジスタ６５のドレイン及びトランジスタ６３のドレインから取り出される。以上の構成により、トランジスタ６３，６５それぞれのドレインから、一定電圧を有するバイアス電圧ＶＧＮ及びＶＧＰが出力される。
【００４５】
差動入力増幅回路は、Ｐチャンネル型ＭＯＳトランジスタ６６〜７０及びＮチャンネル型ＭＯＳトランジスタ７１〜７６を有しており、分圧Ｖ１とリファレンス電圧ＶＲＥＦ１の差動増幅を行う。具体的な構成を説明すると、まず、トランジスタ６６とトランジスタ７１とが、外部電源電圧ＶＤＤと接地電位の間を直列に接続されている。トランジスタ６８とトランジスタ７６も、外部電源電圧ＶＤＤと接地電位の間を直列に接続されている。トランジスタ６７のソースは外部電源電圧ＶＤＤに接続されている。トランジスタ６９とトランジスタ７２とは、トランジスタ６７のドレインと接地電位の間を直列に接続されている。同様に、トランジスタ７０とトランジスタ７５も、トランジスタ６７のドレインと接地電位の間を直列に接続されている。さらに、トランジスタ７３はトランジスタ７２のドレインと接地電位の間に接続され、トランジスタ７４はトランジスタ７５のドレインと接地電位の間に接続されている。
【００４６】
トランジスタ７２，７５はそれぞれダイオード接続されている。また、トランジスタ６６のゲートとトランジスタ６８のゲートとは互いに接続され、トランジスタ７１のゲートとトランジスタ７２のゲートも互いに接続され、トランジスタ７５のゲートとトランジスタ７６のゲートも互いに接続されている。トランジスタ７３のゲートはトランジスタ７４のドレインに接続され、トランジスタ７４のゲートはトランジスタ７３のドレインに接続されている。
【００４７】
分圧Ｖ１とリファレンス電圧ＶＲＥＦ１はそれぞれ、トランジスタ６９，７０のゲートに入力される。また、トランジスタ６７のゲートには、バイアス回路からバイアス電圧ＶＧＰが入力される。差動入力増幅回路の出力電圧（差動増幅の結果として得られる電圧）は、トランジスタ６８，７６の接続点から取り出される。
【００４８】
分圧Ｖ１がリファレンス電圧ＶＲＥＦ１より小さい場合、トランジスタ６９，７２，７１，６６，６８がオンとなり、トランジスタ７０，７５，７６がオフとなるため、差動入力増幅回路の出力電圧は外部電源電圧ＶＤＤとなる。一方、分圧Ｖ１がリファレンス電圧ＶＲＥＦ１より大きい場合、トランジスタ７０，７５，７６がオンとなり、トランジスタ６９，７２，７１，６６，６８がオフとなるため、差動入力増幅回路の出力電圧は接地電位に等しくなる。このように、差動入力増幅回路の出力電圧は、分圧Ｖ１がリファレンス電圧ＶＲＥＦ１より少しでも小さいと外部電源電圧ＶＤＤ、少しでも大きいと接地電位となり、分圧Ｖ１とリファレンス電圧ＶＲＥＦ１の差を増幅したものとなっている。なお、トランジスタ７３，７４は、差動増幅の結果にヒステリシスを持たせるために設けられているものである。
【００４９】
出力回路は、Ｐチャンネル型ＭＯＳトランジスタ７７，７９及びＮチャンネル型ＭＯＳトランジスタ７８，８０を有しており、差動増幅の結果を反映した比較結果信号ＯＮ１を生成し、出力する。具体的には、トランジスタ７７とトランジスタ７８とが外部電源電圧ＶＤＤと接地電位の間を直列に接続され、トランジスタ７９とトランジスタ８０も外部電源電圧ＶＤＤと接地電位の間を直列に接続されている。差動入力増幅回路の出力電圧は、トランジスタ７７のゲートに入力される。トランジスタ７８，７９のゲートにはそれぞれ、バイアス回路からバイアス電圧ＶＧＮ及びＶＧＰが入力される。トランジスタ８０のゲートはトランジスタ７７，７８の接続点に接続され、比較結果信号ＯＮ１はトランジスタ７９，８０の接続点から取り出される。以上の構成により、比較結果信号ＯＮ１は、分圧Ｖ１がリファレンス電圧ＶＲＥＦ１より小さい場合に外部電源電圧ＶＤＤ（活性状態）、そうでない場合に接地電位（非活性状態）の電圧を有する信号となる。
【００５０】
図４に戻る。可変抵抗回路２０ａ内の各スイッチ素子ＳＷ１〜ＳＷ３には、それぞれ比較結果信号ＯＮ１〜ＯＮ３が入力される。各スイッチ素子ＳＷ１〜ＳＷ３は、入力される比較結果信号が活性化されている場合にオン、されていない場合にオフとなる。
【００５１】
図５（ｂ）は、スイッチ素子ＳＷ３の具体的な回路構成を示す図である。なお、ここではスイッチ素子ＳＷ３のみを取り上げて説明するが、スイッチ素子ＳＷ１，ＳＷ２もスイッチ素子ＳＷ３と同様の回路構成を有している。
【００５２】
図５（ｂ）に示すように、スイッチ素子ＳＷ３は、動作電源として外部電源電圧ＶＤＤと接地電位が入力されるインバータ８１と、Ｎチャンネル型ＭＯＳトランジスタ８２，８３と、Ｐチャンネル型ＭＯＳトランジスタ８３〜８６と、対応する抵抗素子Ｒ３と並列に設けられた配線８７とを有している。
【００５３】
比較結果信号ＯＮ３は、インバータ８１とトランジスタ８３のゲートにそれぞれ入力される。インバータ８１の出力は、トランジスタ８２のゲートに入力される。トランジスタ８４，８２は、配線８７と接地電位の間を直列に接続される。また、トランジスタ８５，８３も、配線８７と接地電位の間を直列に接続される。トランジスタ８４のゲートはトランジスタ８５のドレイン（トランジスタ８５，８３の接続点）に接続され、トランジスタ８５のゲートはトランジスタ８４のドレイン（トランジスタ８４，８２の接続点）に接続される。また、トランジスタ８４，８５の各バックゲートは配線８７に接続される。トランジスタ８６は配線８７の途中に挿入され、そのゲートはトランジスタ８５のドレインに接続される。
【００５４】
以上の構成により、比較結果信号ＯＮ３が活性化されているとき、すなわち外部電源電圧ＶＤＤに等しいとき、トランジスタ８２，８５がオフ、トランジスタ８３，８４がオンとなってトランジスタ８６のゲートに接地電位が供給されるため、トランジスタ８６がオンとなり、配線８７が導通する。つまり、抵抗素子Ｒ３が短絡される。一方、比較結果信号ＯＮ３が活性化されていないとき、すなわち接地電位に等しいとき、トランジスタ８２，８５がオン、トランジスタ８３，８４がオフとなってトランジスタ８６のゲートに電圧ＶＰＲが供給されるため、トランジスタ８６がオフとなり、配線８７が断線する。
【００５５】
図６（ａ）は、外部電源電圧ＶＤＤと、分圧回路６０ａの出力電圧ＶＤＩＶ（分圧Ｖ１〜Ｖ３）との関係を示すグラフである。同図では、横軸を外部電源電圧ＶＤＤ、縦軸を出力電圧ＶＤＩＶとしている。同図に示すように、分圧Ｖ１〜Ｖ３がそれぞれリファレンス電圧ＶＲＥＦ１に等しくなるとき、外部電源電圧ＶＤＤは電圧Ｖａ〜Ｖｃ（Ｖａ＜Ｖｂ＜Ｖｃ）となる。この電圧Ｖａ〜Ｖｃを用いれば、比較結果信号ＯＮ１〜ＯＮ３の活性化状態を外部電源電圧ＶＤＤの大小関係と対応付けることが可能になる。
【００５６】
つまり、比較結果信号ＯＮ１〜ＯＮ３がすべて活性化されている場合（以下、第１のモードＭ１と称する。）には、分圧Ｖ１〜Ｖ３がいずれもリファレンス電圧ＶＲＥＦ１より小さく、したがって外部電源電圧ＶＤＤは電圧Ｖａより小さいこととなる。また、比較結果信号ＯＮ１が非活性とされ、比較結果信号ＯＮ１，ＯＮ３が活性化されている場合（以下、第２のモードＭ２と称する。）には、外部電源電圧ＶＤＤは電圧Ｖａと電圧Ｖｂの間の値を取ることとなる。以下同様に、比較結果信号ＯＮ１，ＯＮ２が非活性とされ、比較結果信号ＯＮ３が活性化されている場合（以下、第３のモードＭ３と称する。）には、外部電源電圧ＶＤＤは電圧Ｖｂと電圧Ｖｃの間の値を取り、比較結果信号ＯＮ１〜ＯＮ３がすべて非活性とされている場合（以下、第４のモードＭ４と称する。）には、外部電源電圧ＶＤＤは電圧Ｖｃより大きくなる。
【００５７】
図６（ｂ）は、第１〜第４のモードＭ１〜Ｍ４と、スイッチ素子ＳＷ１〜ＳＷ３のオンオフ状態によって実現されるノードｆと出力ノードｂとの間の抵抗値ＳＲとの関係を示すグラフである。同図では、横軸を外部電源電圧ＶＤＤとし、縦軸は抵抗値ＳＲの対数軸としている。
【００５８】
図６（ｂ）に示すように、第１のモードＭ１における抵抗値ＳＲは４つのモードの中で最も小さく、具体的にはほぼゼロである。これは、スイッチ素子ＳＷ１〜ＳＷ３がすべてオンとなることによって抵抗素子Ｒ１〜Ｒ３がすべて短絡されていることに対応している。なお、配線抵抗などが存在するため、抵抗値ＳＲが厳密にゼロになることは通常ない。第２のモードＭ２における抵抗値ＳＲは４つのモードの中で２番目に小さく、抵抗素子Ｒ１の抵抗値Ｒ１（以下同様に、抵抗素子Ｘの抵抗値をＸと表す。）にほぼ等しくなる。これは、スイッチ素子ＳＷ１がオフとなって抵抗素子Ｒ１が短絡されず、一方でスイッチ素子ＳＷ２，ＳＷ３がオンとなって抵抗素子Ｒ２，Ｒ３が短絡されていることに対応している。第３のモードＭ３における抵抗値ＳＲは４つのモードの中で３番目に小さく、抵抗素子Ｒ１，Ｒ２を直列につないだ場合の抵抗値Ｒ１＋Ｒ２にほぼ等しくなる。これは、スイッチ素子ＳＷ１，ＳＷ２がオフとなって抵抗素子Ｒ１，Ｒ２が短絡されず、一方でスイッチ素子ＳＷ３がオンとなって抵抗素子Ｒ３が短絡されていることに対応している。第４のモードＭ４における抵抗値ＳＲは４つのモードの中で最も大きく、抵抗素子Ｒ１〜Ｒ３を直列につないだ場合の抵抗値Ｒ１＋Ｒ２＋Ｒ３にほぼ等しくなる。これは、スイッチ素子ＳＷ１〜ＳＷ３がすべてオフとなることによって抵抗素子Ｒ１〜Ｒ３がいずれも短絡されないことに対応している。
【００５９】
このように、ノードｆと出力ノードｂとの間の抵抗値ＳＲは、可変抵抗回路２０ａのモードによって可変となっている。しかも、外部電源電圧ＶＤＤが大きいほど抵抗値ＳＲが大きくなることから、外部電源電圧ＶＤＤが大きいほど内部電源電圧ＶＣＣの電圧を低下させることができ、不要な高電圧が内部回路３０に供給される可能性を低減することが可能になっている。逆に言えば、外部電源電圧ＶＤＤが低下したときには抵抗値ＳＲが小さくなることから、外部電源電圧ＶＤＤが低下した場合においても、内部電源電圧ＶＣＣとして十分な電圧を確保することが可能になる。
【００６０】
図３（ｂ）は、可変抵抗回路２０ａから出力される内部電源電圧ＶＣＣの変化の概略を示す図である。同図には、図３（ａ）と同じ条件で外部電源電圧ＶＤＤが変化した場合の内部電源電圧ＶＣＣの変化を描いている。
【００６１】
図３（ａ）と図３（ｂ）を比較すると理解されるように、外部電源電圧ＶＤＤがリファレンス電圧ＶＲＥＦ１に等しい場合、内部電源電圧ＶＣＣは電圧ＶＰＲ（＝ＶＲＰ１＝ＶＣＣ１）に等しくなる。これは、可変抵抗回路２０ａのモードが第１のモードＭ１であり、ノードｆと出力ノードｂとの間の抵抗値ＳＲがほぼゼロとなっていることに対応している。一方、外部電源電圧ＶＤＤが電圧Ｖａと電圧Ｖｂの間の値まで上昇すると、ノードｆの電位はＶＲＰ２まで上昇するが、ノードｂの電位ＶＣＣはＶＰＲ２に比べて低下する。これは、可変抵抗回路２０ａのモードが第２のモードＭ２となり、ノードｆと出力ノードｂとの間の抵抗値ＳＲが抵抗値Ｒ１にほぼ等しくなったことに対応している。つまり、抵抗値Ｒ１によって電圧低下が発生したのである。具体的には、ノードｂの電位はノードｆの電位よりＲ１×ＩＬだけ低下する。抵抗値Ｒ１の値を適当に選べば、ＶＣＣ１と等しくすることもできる。
【００６２】
以上説明したように、本実施の形態による半導体装置１ａによれば、外部電源電圧ＶＤＤが上昇したときには抵抗値ＳＲが大きくなり、不要な高電圧が内部回路３０に供給される可能性が低減される一方、外部電源電圧ＶＤＤが低下したときには抵抗値ＳＲが小さくなり、内部電源電圧ＶＣＣとして十分な電圧を確保することが可能になる。また、外部電源電圧ＶＤＤに対する内部電源電圧ＶＣＣの上昇が抑えられるので、内部回路３０の消費電流を低減することも可能になる。
【００６３】
図７は、本発明の第２の実施の形態による半導体装置１ｂの機能ブロックを示す概略ブロック図である。
【００６４】
図７に示すように、半導体装置１ｂは、昇圧回路１０ａ、可変抵抗回路２０ａ，及び外部電圧レベル比較回路２１ａがそれぞれ昇圧回路１０ｂ、可変抵抗回路２０ｂ，及び外部電圧レベル比較回路２１ｂに置き換わっている点で、第１の実施の形態による半導体装置１ａと相違する。また、本実施の形態においては、出力ノードｂに現れる電圧を内部電源電圧ＶＰＰと称する。以下、相違点を中心に説明する。
【００６５】
昇圧回路１０ｂは、ＯＳＣ回路１１ａに代えてＯＳＣ回路１１ｂを有し、さらにＯＳＣ制御回路１３も有する点で昇圧回路１０ａと相違する。昇圧回路１０ｂは、これらＯＳＣ制御回路１３及びＯＳＣ回路１１ｂの動作により、内部電源電圧ＶＰＰが所定の規格値ＶＰＰＭを超えた場合に昇圧動作を停止する。これにより、内部回路３０の消費電力が少ない場合であっても、出力電圧ＶＰＲが上昇し続けることが防止される。
【００６６】
しかしながら、内部電源電圧ＶＰＰが規格値ＶＰＰＭより大きくなってから、チャージポンプ回路１２による昇圧動作が停止されるまでには、一定の遅延（ディレイ）が生ずる。この遅延が生ずること自体は昇圧回路１０ｂの構造上やむを得ないことであるが、遅延している間に内部電源電圧ＶＰＰが高くなりすぎるおそれがある。本実施の形態による可変抵抗回路２０ｂは、このような遅延による内部電源電圧ＶＰＰの過上昇を防止する目的で設けられている。以下、回路ごとに詳しく説明する。
【００６７】
図８は、ＯＳＣ回路１１ｂ及びＯＳＣ制御回路１３の具体的な回路構成を示す図である。
【００６８】
まず、ＯＳＣ制御回路１３は、抵抗素子ＲＸ，ＲＹ及び比較器９０を有している。抵抗素子ＲＸ，ＲＹは、出力ノードｂ（内部電源電圧ＶＰＰ）と接地電位との間を直列に接続され、その接続点には比較器９０の非反転入力端子が接続される。これにより、比較器９０の非反転入力端子には内部電源電圧ＶＰＰの分圧ＶＰＰ×ＲＹ／（ＲＸ＋ＲＹ）が入力されることになる。比較器９０の反転入力端子には、図示しない定電圧源から所定の電圧値を有するリファレンス電圧ＶＲＥＦ２が入力される。
【００６９】
比較器９０は、内部電源電圧ＶＰＰの分圧ＶＰＰ×ＲＹ／（ＲＸ＋ＲＹ）と、リファレンス電圧ＶＲＥＦ２とを比較する回路である。比較器９０の出力は、前者が後者より大きい場合にハイレベル、そうでない場合にローレベルとなる。比較器９０の具体的な回路構成としては、図５（ａ）に示した比較器Ｐ１と同様のものを用いればよい。
【００７０】
リファレンス電圧ＶＲＥＦ２の具体的な電圧値はＶＰＰＭ×ＲＹ／（ＲＸ＋ＲＹ）とする。これにより、比較器９０の出力は、内部電源電圧ＶＰＰと規格値ＶＰＰＭとを比較した結果を反映したものとなる。
【００７１】
次に、ＯＳＣ回路１１ｂは、図２（ａ）に示したＯＳＣ回路１１ａの構成において、ディレイライン５５ａをディレイライン５５ｂで置き換えた構成を有している。ディレイライン５５ｂは、奇数個（図８では５個としている。）のインバータを有する点ではディレイライン５５ａと同様であるが、１段目のインバータと２段目のインバータの間にＮＡＮＤ回路９１を有している点でディレイライン５５ａと相違する。
【００７２】
ＮＡＮＤ回路９１には、１段目のインバータの出力とディレイライン５５ｂの出力とが入力される。したがって、１段目のインバータの出力がハイレベルである場合、ディレイライン５５ｂは、ディレイライン５５ａと同様にハイレベルとローレベルを繰り返し出力する。その結果、ＯＳＣ回路１１ｂの出力は、図２（ｂ）に示したものと同様の相補のクロック信号Φ，／Φとなる。一方、１段目のインバータの出力がローレベルである場合、ＮＡＮＤ回路９１の出力が常にローレベルとなるため、ディレイライン５５ｂの出力も常にローレベルとなり、バッファ５６及びインバータ５７の出力はそれぞれ常にローレベル及び常にハイレベルとなる。つまり、ＯＳＣ回路１１ｂは相補のクロック信号Φ，／Φの出力を停止する。
【００７３】
１段目のインバータには、比較器９０の出力が入力される。したがって、内部電源電圧ＶＰＰが規格値ＶＰＰＭより大きい場合、１段目のインバータにはハイレベルが入力され、ＯＳＣ回路１１ｂは相補のクロック信号Φ，／Φの出力を停止する。この場合、チャージポンプ回路１２は昇圧動作を停止し、内部電源電圧ＶＰＰは内部回路３０等での電力消費とともに低下する一方となる。一方、内部電源電圧ＶＰＰが規格値ＶＰＰＭより小さい場合、１段目のインバータにはローレベルが入力され、ＯＳＣ回路１１ｂの出力は、図２（ｂ）に示したものと同様の相補のクロック信号Φ，／Φとなる。この場合には、チャージポンプ回路１２は第１の実施の形態で説明したものと同様の昇圧動作を行う。
【００７４】
図９は、可変抵抗回路２０ｂ及び外部電圧レベル比較回路２１ｂの具体的な回路構成を示す図である。
【００７５】
同図に示すように、可変抵抗回路２０ｂは、抵抗素子Ｒ１〜Ｒ６，ＲＳと、スイッチ素子ＳＷ１〜ＳＷ６とを有している。抵抗素子Ｒ１〜Ｒ６はノードｆと出力ノードｂとの間に並列接続されており、抵抗素子ＲＳは抵抗素子Ｒ１〜Ｒ６とノードｆとの間に挿入されている。また、スイッチ素子ＳＷ１〜ＳＷ５はそれぞれ抵抗素子Ｒ１〜Ｒ５と直列に接続され、スイッチ素子ＳＷ６は抵抗素子ＲＳと並列に接続されている。外部電圧レベル比較回路２１ｂは、外部電源電圧ＶＤＤと接地電位の間を直列に接続された６つの抵抗素子ＲＡ〜ＲＦを含む分圧回路６０ｂと、５つの比較器Ｐ１〜Ｐ５を含む比較回路６１ｂとを有している。
【００７６】
外部電圧レベル比較回路２１ｂは、６つの抵抗素子ＲＡ〜ＲＦによって外部電源電圧ＶＤＤを５つ（分圧Ｖ１〜Ｖ５）に分圧し、各分圧に対応して比較結果信号も５つ（比較結果信号ＯＮ１〜ＯＮ５）出力する点で、外部電圧レベル比較回路２１ａと相違する。それ以外の点は外部電圧レベル比較回路２１ａと同様であるので、詳しい説明を省略する。
【００７７】
可変抵抗回路２０ｂ内の各スイッチ素子ＳＷ１〜ＳＷ５には、それぞれ比較結果信号ＯＮ１〜ＯＮ５が入力される。各スイッチ素子ＳＷ１〜ＳＷ５は、入力される比較結果信号が活性化されている場合にオン、されていない場合にオフとなるように構成されている。これに対し、スイッチ素子ＳＷ６は、出力ノードｂに流れる負荷電流が所定値より小さい場合にオフとなり、そうでない場合にオンとなるよう構成されている。負荷電流が所定値より小さい場合とは、内部回路３０がスタンバイ状態である場合を指している。つまり、スイッチ素子ＳＷ６は、内部回路３０がスタンバイ状態であるときにオフとなり、そうでないとき、すなわち通常動作中であるときにオンとなるよう構成されている。各スイッチ素子ＳＷ１〜ＳＷ６の具体的な構成は、第１の実施の形態において図５（ｂ）を参照して説明したものと同様である。
【００７８】
図１０（ａ）は、外部電源電圧ＶＤＤと、分圧回路６０ａの出力電圧ＶＤＩＶ（分圧Ｖ１〜Ｖ５）との関係を示すグラフである。縦軸及び横軸は、図６（ａ）と同様である。同図に示すように、分圧Ｖ１〜Ｖ５がそれぞれリファレンス電圧ＶＲＥＦ１に等しくなるとき、外部電源電圧ＶＤＤは電圧Ｖａ〜Ｖｅ（Ｖａ＜Ｖｂ＜Ｖｃ＜Ｖｄ＜Ｖｅ）となる。本実施の形態でも第１の実施の形態と同様、この電圧Ｖａ〜Ｖｅをしきい値として可変抵抗回路２０ｂの比較結果信号ＯＮ１〜ＯＮ５の活性化状態が変化する。以下では、外部電源電圧ＶＤＤの小さい方から順に、対応する比較結果信号ＯＮ１〜ＯＮ５の活性化状態の組み合わせを第１のモードＭ１〜第６のモードＭ６と称することとする。
【００７９】
図１０（ｂ）は、第１〜第６のモードＭ１〜Ｍ６と、スイッチ素子ＳＷ１〜ＳＷ５のオンオフ状態によって実現されるノードｆと出力ノードｂとの間の抵抗値ＳＲとの関係を示すグラフである。縦軸及び横軸は、図６（ｂ）と同様である。
【００８０】
図１０（ｂ）に示すグラフＧ１，Ｇ２はそれぞれ、スイッチ素子ＳＷ６がオン（内部回路３０が通常動作中），オフ（内部回路３０がスタンバイ中）である場合を示している。図１０（ｂ）にも示すように、各モードにおける抵抗値ＳＲは、次の表１のように表される。ただし、//は並列に接続した抵抗の合成抵抗を求める演算子である。例えば抵抗Ｘと抵抗Ｙを並列に接続した場合の合成抵抗は、Ｘ//Ｙ＝１／（１／Ｘ＋１／Ｙ）となる。
【００８１】
【表１】
【００８２】
このように、本実施の形態でも、ノードｆと出力ノードｂとの間の抵抗値ＳＲは、可変抵抗回路２０ｂのモードによって可変となっている。しかも、外部電源電圧ＶＤＤが大きいほど抵抗値ＳＲが大きくなることから、外部電源電圧ＶＤＤが大きいほど内部電源電圧ＶＰＰの電圧を低下させることができ、不要な高電圧が内部回路３０に供給される可能性を低減することが可能になっている。逆に言えば、外部電源電圧ＶＤＤが低下したときには抵抗値ＳＲが小さくなることから、外部電源電圧ＶＤＤが低下した場合においても、内部電源電圧ＶＰＰとして十分な電圧を確保することが可能になる。
【００８３】
また、抵抗値ＳＲは、内部回路３０の動作状態によっても可変とされている。これは、スタンバイ中は内部回路３０の消費電力が少なく、内部電源電圧ＶＰＰが上昇しやすくなることを反映したもので、スタンバイ中に抵抗値ＳＲが大きくなることで、不要な高電圧が内部回路３０に供給される可能性を低減することが可能になっている。逆に言えば、通常動作中には抵抗値ＳＲが小さくなることから、通常動作中において内部電源電圧ＶＰＰとして十分な電圧を確保することが可能になる。
【００８４】
図１１（ａ）〜（ｃ）は、可変抵抗回路２０ｂから出力される内部電源電圧ＶＰＰの変化の概略を示す図である。図１１（ａ）〜（ｃ）では、内部電源電圧ＶＰＰが規格値ＶＰＰＭより大きくなってから、チャージポンプ回路１２による昇圧動作が停止されるまでの遅延時間を３クロック分としている。また、各図に示すＶＰＰＭＡＸｎ（ｎは１〜７までの整数）は、この遅延時間内における内部電源電圧ＶＰＰの最大値を示している。
【００８５】
図１１（ａ）に示す電圧ＶＰＰ１は、外部電源電圧ＶＤＤがＶｂ＜ＶＤＤ＜Ｖｃの関係を満たし、かつ内部回路３０が通常動作中である場合の内部電源電圧ＶＰＰである。この場合、可変抵抗回路２０ｂのモードは第３のモードＭ３となる。
【００８６】
図１１（ａ）には、比較のために、可変抵抗回路２０ｂのモードを第１のモードＭ１とし、その他の条件は電圧ＶＰＰ１と同一とした場合の内部電源電圧ＶＰＰである電圧ＶＰＰ２も示している。電圧ＶＰＰ１と電圧ＶＰＰ２とを比較すると明らかなように、電圧ＶＰＰ１と電圧ＶＰＰ２とでは上昇時の傾きが異なっている。具体的には、クロックごとの電圧ＶＰＰ１の上昇幅が、電圧ＶＰＰ２の上昇幅に比べて小さくなっている。その結果、電圧ＶＰＰ１の最大値ＶＰＰＭＡＸ１は、電圧ＶＰＰ２の最大値ＶＰＰＭＡＸ２と比べて小さな値となっている。つまり、本実施の形態による可変抵抗回路２０ｂを利用したことで、遅延による内部電源電圧ＶＰＰの過上昇が抑えられている。
【００８７】
図１１（ｂ）に示す電圧ＶＰＰ３は、外部電源電圧ＶＤＤがＶｅ＜ＶＤＤの関係を満たし、かつ内部回路３０が通常動作中である場合の内部電源電圧ＶＰＰである。この場合、可変抵抗回路２０ｂは第６のモードＭ６となる。
【００８８】
図１１（ｂ）には、比較のために、可変抵抗回路２０ｂのモードを第１のモードＭ１とし、その他の条件は電圧ＶＰＰ３と同一とした場合の内部電源電圧ＶＰＰである電圧ＶＰＰ４も示している。電圧ＶＰＰ４を図１１（ａ）に示した電圧ＶＰＰ２と比較すると明らかなように、電圧ＶＰＰ４の最大値ＶＰＰＭＡＸ４は、電圧ＶＰＰ２の最大値ＶＰＰＭＡＸ２よりもさらに大きくなっている。これは、外部電源電圧ＶＤＤがより大きくなっているためである。しかし、そうであるにもかかわらず、電圧ＶＰＰ３の最大値ＶＰＰＭＡＸ３は、電圧ＶＰＰ１の最大値ＶＰＰＭＡＸ１と同程度に抑えられている。このように、本実施の形態による可変抵抗回路２０ｂを利用すれば、外部電源電圧ＶＤＤがより大きく変動したとしても、遅延による内部電源電圧ＶＰＰの過上昇を適切に抑えることが可能になる。
【００８９】
図１１（ｃ）に示す電圧ＶＰＰ５は、外部電源電圧ＶＤＤがＶｂ＜ＶＤＤ＜Ｖｃの関係を満たし、かつ内部回路３０がスタンバイ中である場合の内部電源電圧ＶＰＰである。この場合、可変抵抗回路２０ｂは第３のモードＭ３となり、さらにスイッチ素子ＳＷ６がオフとなる。電圧ＶＰＰ５の下降時の傾きは、図１１（ａ）の電圧ＶＰＰ１などに比べて緩やかになっている。これは、内部回路３０がスタンバイ中であり、消費電力が少ないことを反映している。
【００９０】
図１１（ｃ）には、比較のために、スイッチ素子ＳＷ６をオンとし、その他の条件は電圧ＶＰＰ５と同一とした場合の内部電源電圧ＶＰＰである電圧ＶＰＰ６も示している。さらに、可変抵抗回路２０ｂのモードを第１のモードＭ１とし、その他の条件は電圧ＶＰＰ６と同一とした場合の内部電源電圧ＶＰＰである電圧ＶＰＰ７も示している。
【００９１】
電圧ＶＰＰ６及び電圧ＶＰＰ７は、図１１（ａ）に示した電圧ＶＰＰ１及び電圧ＶＰＰ２において内部回路３０をスタンバイとした場合に相当する。図１１（ａ）と図１１（ｃ）を比較すると理解されるように、電圧ＶＰＰ６の最大値ＶＰＰＭＡＸ６及び電圧ＶＰＰ７の最大値ＶＰＰＭＡＸ７はそれぞれ、電圧ＶＰＰ１の最大値ＶＰＰＭＡＸ１及び電圧ＶＰＰ２の最大値ＶＰＰＭＡＸ２より大きくなっている。これは、内部回路３０の消費電力が電圧ＶＰＰ２の例に比べて少ないためである。したがって、可変抵抗回路２０ｂのモードを第３のモードＭ３としただけでは、内部電源電圧ＶＰＰの過上昇の抑制がまだ不十分であるが、電圧ＶＰＰ５の例で示すように、スイッチ素子ＳＷ６をオフとすることで内部電源電圧ＶＰＰの過上昇が十分に抑制されるようになっている。このように、内部回路３０がスタンバイ中である場合には、外部電源電圧ＶＤＤに応じて可変抵抗回路２０ｂのモードを切り替えるとともに、スイッチ素子ＳＷ６をオフとすることで、遅延による内部電源電圧ＶＰＰの過上昇を抑えることが可能になる。
【００９２】
以上説明したように、本実施の形態による半導体装置１ｂによれば、内部電源電圧ＶＰＰが規格値ＶＰＰＭより大きくなってから、チャージポンプ回路１２による昇圧動作が停止されるまでの間に、不要な高電圧が内部回路３０に供給される可能性が低減される。また、抵抗値ＳＲが外部電源電圧ＶＤＤに応じて最適化されるので、内部電源電圧ＶＣＣとして十分な電圧を確保することが可能になるとともに、可変抵抗回路２０ａ内の可変抵抗での消費電力を削減することも実現される。さらに、内部回路３０がスタンバイ中である場合にも、不要な高電圧が内部回路３０に供給される可能性を適切に低減できる。
【００９３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００９４】
例えば、上記第１及び第２の実施の形態ではそれぞれ可変抵抗回路のモードの数を４及び６としたが、モードの数はこれに限られるものではない。例えば、第１の実施の形態において、可変抵抗回路２０ａ内で直列に接続される抵抗素子の数をｎ−１個（ｎ≧２）、分圧回路６０ａの抵抗素子をｎ個、比較回路６１ａ内の比較器をｎ−１個とすれば、モードの数をｎとすることができる。同様に、第２の実施の形態において、可変抵抗回路２０ｂ内で並列に接続される抵抗素子の数をｎ個、分圧回路６０ｂの抵抗素子をｎ個、比較回路６１ａ内の比較器をｎ−１個とすれば、モードの数をｎとすることができる。
【００９５】
また、上記第１の実施の形態において、上記第２の実施の形態で説明した抵抗素子ＲＳ及びスイッチ素子ＳＷ６を用い、内部回路の消費電力に応じて可変抵抗の抵抗値を変更可能に構成してもよい。
【００９６】
また、上記第１の実施の形態では可変抵抗回路２０ａ内の抵抗素子Ｒ１〜Ｒ３を直列に接続し、上記第２の実施の形態では可変抵抗回路２０ｂ内の抵抗素子Ｒ１〜Ｒ６を並列に接続したが、これらはそれぞれ一例を示したものであり、上記第１の実施の形態において可変抵抗回路２０ａ内の抵抗素子Ｒ１〜Ｒ３を並列に接続し、上記第２の実施の形態において可変抵抗回路２０ｂ内の抵抗素子Ｒ１〜Ｒ６を直列に接続してもよい。
【００９７】
また、上記各実施の形態で説明した各回路の具体的な回路構成は上記実施の形態で説明したものに限定されるものではなく、同様の機能を有する回路であれば様々な回路構成を採用し得る。
【符号の説明】
【００９８】
１ａ，１ｂ 半導体装置
２ 電源端子
１０ａ，１０ｂ 昇圧回路
１１ａ，１１ｂ ＯＳＣ回路
１２ チャージポンプ回路
１３ ＯＳＣ制御回路
２０ａ，２０ｂ 可変抵抗回路
２１ａ，２１ｂ 外部電圧レベル比較回路
２２，４３，４４，５１ キャパシタ
３０ 内部回路
４０ ブースター回路
４１ 基板電位生成回路
４２ トランスファーゲート
４５〜４８，６３，６４，７１〜７６，７８，８０，８２，８３ Ｎチャンネル型トランジスタ
４９〜５３，６５〜７０，７７，７９．８４〜８６ Ｐチャンネル型トランジスタ
５５ａ，５５ｂ ディレイライン
５６ バッファ
５７，８１ インバータ
６０ａ，６０ｂ 分圧回路
６１ａ，６１ｂ 比較回路
６２，Ｒ１〜Ｒ６，ＲＡ〜ＲＦ，ＲＳ，ＲＸ，ＲＹ 抵抗素子
８７ 配線
９０，Ｐ１〜Ｐ５ 比較器
９１ ＮＡＮＤ回路
ＳＷ１〜ＳＷ６ スイッチ素子
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、内部電源電圧の許容値超えを防止する半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ(Dynamic Random Access Memory)やＦＬＡＳＨメモリなどの半導体装置では、外部電源電圧を利用して内部電源電圧を生成する昇圧回路が用いられる（例えば特許文献１を参照。）。昇圧回路が生成した内部電源電圧は、半導体装置の内部回路に供給される。
【０００３】
昇圧回路は、クロック周期で内部電源電圧を引き上げる（昇圧する）機能を有する回路である。内部回路での電荷消費によって内部電源電圧の電圧値は徐々に下降するが、下降しても昇圧回路によって引き上げられるので、平均的に見れば一定値を維持することが可能になる。
【０００４】
昇圧回路による内部電源電圧の引き上げ幅（昇圧幅）は外部電源電圧に依存する。つまり、外部電源電圧が大きいほど昇圧幅は大きくなり、外部電源電圧が小さいほど昇圧幅は小さくなる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−７９４９３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、近年の半導体装置の大容量化及び高速化に伴い、昇圧回路の供給能力を増強する必要が生じている。昇圧回路の出力側には通常、リップル除去用の平滑容量が設けられるが、昇圧回路の供給能力を増強すると内部電源電圧のリップルが増加するため、平滑容量の大型化が必要となっている。
【０００７】
しかしながら、大型化した容量は広い面積を必要とする。したがって、平滑容量を大型化せずにリップルを除去できる技術が求められており、そのひとつとして本発明の発明者は、昇圧回路の出力側に抵抗を挿入することを検討している。リップルを除去する目的のひとつは、不要な高電圧が内部回路に供給されることによる内部回路の破壊を防止することにあり、抵抗を挿入すれば抵抗で電圧低下が発生することから、不要な高電圧が内部回路に供給される可能性を低減することが可能になる。
【０００８】
しかしながら、昇圧回路の出力側に抵抗を挿入すると、内部電源電圧が全体として低下してしまうことから、特に外部電源電圧が低下した場合などに、十分な電圧が得られなくおそれがある。また、抵抗は電力を消費するが、このような電力消費は消費電力削減の観点から好ましくない。したがって、昇圧回路の出力側に抵抗を挿入しつつも、内部電源電圧として十分な電圧を確保するとともに、抵抗での消費電力を削減することが望まれている。
【課題を解決するための手段】
【０００９】
本発明による半導体装置は、外部電源電圧に応じた昇圧幅で内部電源電圧を昇圧する昇圧回路と、前記外部電源電圧と所定のリファレンス電圧とを比較する比較回路と、前記昇圧回路の出力端子に接続された可変抵抗を有する可変抵抗回路とを備え、前記可変抵抗回路は、前記比較回路の比較結果に応じて、前記可変抵抗の抵抗値を制御する。
【発明の効果】
【００１０】
本発明によれば、外部電源電圧とリファレンス電圧との比較結果に応じて可変抵抗の抵抗値を制御できることから、外部電源電圧が低下した場合においても内部電源電圧として十分な電圧を確保することが可能になる。また、可変抵抗の抵抗値を外部電源電圧に応じて最適化できるので、抵抗での消費電力を削減することも可能になる。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施の形態による半導体装置１の機能ブロックを示す概略ブロック図である。
【図２】（ａ）は、本発明の第１の実施の形態によるＯＳＣ回路の具体的な回路構成を示す図である。（ｂ）は、本発明の第１の実施の形態による相補のクロック信号の具体的な例を示す図である。（ｃ）は、本発明の第１及び第２の実施の形態によるチャージポンプ回路の具体的な回路構成を示す図である。
【図３】（ａ）は、本発明の第１の実施の形態によるチャージポンプ回路の出力電圧ＶＰＲの外部電源電圧ＶＤＤに対する変化の概略を示す図である。（ｂ）は、本発明の第１の実施の形態による可変抵抗回路から出力される内部電源電圧ＶＣＣの変化の概略を示す図である。
【図４】本発明の第１の実施の形態による可変抵抗回路及び外部電圧レベル比較回路の具体的な回路構成を示す図である。
【図５】（ａ）は、本発明の第１及び第２の実施の形態による比較器の具体的な回路構成を示す図である。（ｂ）は、本発明の第１及び第２の実施の形態によるスイッチ素子の具体的な回路構成を示す図である。
【図６】（ａ）は、外部電源電圧ＶＤＤと、本発明の第１の実施の形態による分圧回路の出力電圧ＶＤＩＶ（分圧Ｖ１〜Ｖ３）との関係を示すグラフである。（ｂ）は、第１〜第４のモードＭ１〜Ｍ４と、本発明の第２の実施の形態による各スイッチ素子のオンオフ状態によって実現されるノードｆと出力ノードｂとの間の抵抗値ＳＲとの関係を示すグラフである。
【図７】本発明の第２の実施の形態による半導体装置の機能ブロックを示す概略ブロック図である。
【図８】本発明の第２の実施の形態によるＯＳＣ回路及びＯＳＣ制御回路の具体的な回路構成を示す図である。
【図９】本発明の第２の実施の形態による可変抵抗回路及び外部電圧レベル比較回路の具体的な回路構成を示す図である。
【図１０】（ａ）は、外部電源電圧ＶＤＤと、本発明の第２の実施の形態による分圧回路の出力電圧ＶＤＩＶ（分圧Ｖ１〜Ｖ５）との関係を示すグラフである。（ｂ）は、第１〜第６のモードＭ１〜Ｍ６と、本発明の第２の実施の形態による各スイッチ素子のオンオフ状態によって実現されるノードｆと出力ノードｂとの間の抵抗値ＳＲとの関係を示すグラフである。
【図１１】（ａ）〜（ｃ）は、本発明の第２の実施の形態による可変抵抗回路から出力される内部電源電圧ＶＰＰの変化の概略を示す図である。
【発明を実施するための形態】
【００１２】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１３】
図１は、本発明の第１の実施の形態による半導体装置１ａの機能ブロックを示す概略ブロック図である。
【００１４】
半導体装置１ａは、例えばＤＲＡＭ、ＦＬＡＳＨメモリ、ＰＲＡＭ(Phase change Random Access Memory)などの半導体記憶装置であり、図１に示すように、昇圧回路１０ａ、可変抵抗回路２０ａ、外部電圧レベル比較回路２１ａ、キャパシタ２２、及び内部回路３０を備えている。また、半導体装置１ａは、外部端子として、外部電源電圧ＶＤＤが供給される電源端子２を備えている。半導体装置１ａは他にも、コマンド端子、アドレス端子、データ入出力端子など各種の端子を備えているが、ここでは省略している。
【００１５】
昇圧回路１０ａ及び外部電圧レベル比較回路２１ａは入力ノードａを介して電源端子２に接続されており、それぞれ外部から外部電源電圧ＶＤＤの供給を受けている。また、外部電圧レベル比較回路２１ａは、図示しない定電圧源から、外部電源電圧ＶＤＤの規格値に等しい電圧値のリファレンス電圧ＶＲＥＦ１の供給も受けている。
【００１６】
昇圧回路１０ａは、外部電源電圧ＶＤＤを利用して電圧ＶＰＲを生成する回路である。具体的には、外部電源電圧ＶＤＤに応じた昇圧幅で、クロックごとに内部電源電圧を昇圧する。この昇圧動作は、図１に示すＯＳＣ(Oscillator)回路１１ａ（クロック回路）及びチャージポンプ回路１２によって実現される。これらの回路の具体的な回路構成及び動作については、後ほど説明する。
【００１７】
可変抵抗回路２０ａは、図１では図示していないが、昇圧回路１０ａの出力端子と出力ノードｂとの間に接続された可変抵抗と、その抵抗値を制御するための少なくとも１つのスイッチ素子とを有している。回路中に設けられた抵抗は電圧低下を引き起こすので、出力ノードｂに現れる電圧（内部電源電圧ＶＣＣ）は、可変抵抗による電圧低下分だけ昇圧回路１０ａの出力電圧ＶＰＲから電圧低下したものとなる。可変抵抗回路２０ａの具体的な回路構成及び動作についても、後ほど説明する。
【００１８】
外部電圧レベル比較回路２１ａは、外部電源電圧ＶＤＤとリファレンス電圧ＶＲＥＦ１を比較し、比較結果を可変抵抗回路２０ａに出力する回路である。可変抵抗回路２０ａは、こうして入力される比較結果に応じて、可変抵抗の抵抗値を制御する。外部電圧レベル比較回路２１ａの具体的な回路構成及び動作についても、後ほど説明する。
【００１９】
キャパシタ２２は、出力ノードｂと、接地電位が供給されるグランド配線（以下、単に「接地電位」という。）との間に接続される。キャパシタ２２はいわゆる平滑容量であり、内部電源電圧ＶＣＣからリップルを除去する役割を担っている。以下では、キャパシタ２２の容量をＣＤと表す。
【００２０】
内部回路３０は、半導体装置１ａの主たる機能を実現するための回路であり、出力ノードｂを通じて供給される内部電源電圧ＶＣＣを動作電源として動作する。一例として半導体装置１ａがＤＲＡＭである場合、内部回路３０は、メモリセルアレイやその周辺回路が該当する。
【００２１】
ここで、本実施の形態では、内部回路３０の消費電流ＩＬが一定であると仮定する。可変抵抗回路２０ａは、そのような仮定の下で、昇圧回路１０ａが外部電源電圧ＶＤＤに応じた昇圧幅で内部電源電圧ＶＣＣを昇圧する際、不要な高電圧が内部回路３０に入力されてしまうことを防止するために設けられる。詳しくは後述する。
【００２２】
以下、ＯＳＣ回路１１ａ、チャージポンプ回路１２、可変抵抗回路２０ａ、及び外部電圧レベル比較回路２１ａの具体的な回路構成及び動作について、順に説明する。
【００２３】
図２（ａ）は、ＯＳＣ回路１１ａの具体的な回路構成を示す図である。同図に示すように、ＯＳＣ回路１１ａは、奇数個（図２（ａ）では５個としている。）のインバータからなるディレイライン５５ａと、バッファ５６と、インバータ５７とを有している。ディレイライン５５ａの出力はディレイライン５５ａの入力に帰還接続されるとともに、バッファ５６及びインバータ５７それぞれに入力される。以上の構成により、バッファ５６及びインバータ５７それぞれから、相補のクロック信号Φ，／Φが出力される。
【００２４】
図２（ｂ）は、相補のクロック信号Φ，／Φの具体的な例を示す図である。同図に示すように、クロック信号Φ，／Φはいずれも所定の時間間隔でローとハイを繰り返す矩形信号であり、両信号間で位相が逆になっている。クロック信号Φ，／Φの具体的な電圧値はＯＳＣ回路１１ａの各インバータ及びバッファ５６の動作電源の電圧に応じて決定される。ここでは、図示していないが、各インバータ及びバッファ５６の動作電源の電圧を外部電源電圧ＶＤＤ及び接地電圧（＝０）としており、したがって、クロック信号Φ，／Φの電圧値は、ローのときに０、ハイのときにＶＤＤとなる。
【００２５】
図２（ｃ）は、チャージポンプ回路１２の具体的な回路構成を示す図である。同図に示すように、チャージポンプ回路１２は、ブースター回路４０、基板電位生成回路４１、及びトランスファーゲート４２を有している。なお、同図には、チャージポンプ回路１２の構成要素ではないが、図１に示したキャパシタ２２（平滑容量）も記載している。
【００２６】
ブースター回路４０は、外部電源電圧ＶＤＤが供給される電源配線（以下、この電源配線を単に「外部電源電圧ＶＤＤ」という。）とクロック信号Φの入力端との間に接続されたキャパシタ４３と、外部電源電圧ＶＤＤとクロック信号／Φの入力端との間に接続されたキャパシタ４４とを有している。キャパシタ４３，４４の容量は同一の値Ｃ１である。キャパシタ４３と外部電源電圧ＶＤＤとの間にはＮチャンネル型ＭＯＳトランジスタ４５，４６が並列に接続され、キャパシタ４４と外部電源電圧ＶＤＤとの間にはＮチャンネル型ＭＯＳトランジスタ４７，４８が並列に接続される。以下、トランジスタ４６とキャパシタ４３の接続点をノードｃ、トランジスタ４７とキャパシタ４４の接続点をノードｄと称する。トランジスタ４５，４８のゲートは外部電源電圧ＶＤＤに接続され、トランジスタ４６のゲートはトランジスタ４７のドレインに接続され、トランジスタ４７のゲートはトランジスタ４６のドレインに接続される。
【００２７】
基板電位生成回路４１は、ゲートがノードｄに、ソースがノードｃにそれぞれ接続されたＰチャンネル型ＭＯＳトランジスタ４９と、ゲートがノードｃに、ソースがノードｄにそれぞれ接続されたＰチャンネル型ＭＯＳトランジスタ５０とを有する。トランジスタ４９のドレイン及びバックゲート並びにトランジスタ５０のドレイン及びバックゲートは互いに接続され、さらにこれらの接続点であるノードｅと接地電位の間にはキャパシタ５１が接続される。以下では、ノードｅの電位を基板電位ＶＢＧと称する。基板電位ＶＢＧは、初期状態ではフローティングである。
【００２８】
トランスファーゲート４２は、ゲートがノードｄに、ソースがノードｃにそれぞれ接続されたＰチャンネル型ＭＯＳトランジスタ５２と、ゲートがノードｃに、ソースがノードｄにそれぞれ接続されたＰチャンネル型ＭＯＳトランジスタ５３とを有する。トランジスタ５２のドレインとトランジスタ５３のドレインとは互いに接続される。昇圧回路１０ａの出力電圧ＶＰＲは、トランジスタ５２，５３の接続点であるノードｆから取り出される。また、トランジスタ５２，５３のバックゲートには基板電位ＶＢＧが供給される。
【００２９】
チャージポンプ回路１２は、以上説明したブースター回路４０、基板電位生成回路４１、及びトランスファーゲート４２の動作により、外部電源電圧ＶＤＤを利用して出力電圧ＶＰＲを昇圧する。以下、これらの回路の動作について、詳しく説明する。
【００３０】
電源投入直後、クロック信号Φの電位が０、クロック信号／Φの電位がＶＤＤであったとすると、ノードｃの電位は、トランジスタ４５がオンすることにより、少なくともＶＤＤ−Ｖｔのレベルにチャージされる。ここでＶｔは、トランジスタ４５〜４８のしきい電圧である。次に、クロック信号Φの電位がＶＤＤ、クロック信号／Φの電位が０に切り替わると、ノードｃの電位は、最大で２ＶＤＤ−Ｖｔに昇圧される。通常、２ＶＤＤ−Ｖｔ≧ＶＤＤ＋Ｖｔなので、トランジスタ４７は完全にオンし、キャパシタ４４のノードｄがＶＤＤがチャージされる。
【００３１】
次に、クロック信号Φの電位が０、クロック信号／Φの電位がＶＤＤに切り替わると、ノードｃの電位は最大で２ＶＤＤとなる。これに伴い、トランジスタ４５，４６がオンとなり、トランジスタ４７，４８がオフになる。ノードｃの電位はトランジスタ４６がオンするのでＶＤＤとなる。以下、この動作を繰り返すとノードｃとノードｄの電位は、高電位側で最大２ＶＤＤ、低電位側でＶＤＤのレベルを交互に取るようになる。ここで、もし、ノードｃが高電位、ノードｄが低電位ならば、トランジスタ４９がオン、トランジスタ５０がオフとなり、基板電位ＶＢＧがノードｃの電位に等しくなる。同時に、トランジスタ５２がオンとなり、トランジスタ５３がオフとなり、ノードｆとノードｃ接続されて、それらの電位は、出力電位ＶＰＲに等しくなる。
【００３２】
電位ＶＰＲの具体的な値について説明する。チャージポンプ回路１２の出力側（出力ノードｂ）には、図２（ｃ）にも示すように、容量ＣＤのキャパシタ２２（平滑容量）が接続されている。なお、ノードｆと出力ノードｂの間には、実際には図１に示したように可変抵抗回路２０ａが挿入されるが、その機能は後に説明することとし、ここでは可変抵抗回路２０ａの存在を無視する。また、実際には内部回路３０内のキャパシタによる影響も考慮する必要があるが、これも無視することにすると、クロック信号Φの電位がＶＤＤ、クロック信号／Φの電位が０であるとき、キャパシタ４３とキャパシタ２２とは、外部電源電位ＶＤＤと接地電位の間を直列に接続されることになる。
【００３３】
したがって、キャパシタ２２，４３には、キャパシタ４３に蓄積されたＶＤＤ分の電荷と、外部電源電位ＶＤＤから供給される電荷とが配分され、これと消費電流ＩＬにより電位ＶＰＲが決まる。具体的には、電位ＶＰＲの平均値ＶＰＲ（ａｖ．）は次の式（１）で表される。
【００３４】
【数１】
【００３５】
式（１）から理解されるように、電位ＶＰＲは、外部電源電圧ＶＤＤが高くなると上がり、消費電流ＩＬが増加すると下がることになる。本実施の形態による可変抵抗回路２０ａは、外部電源電圧ＶＤＤが大きすぎることにより電位ＶＰＲが不必要に高くなり、その結果不要な高電圧が内部回路３０に入力されてしまうことを防止するために設けられる。
【００３６】
図３（ａ）は、本実施の形態での電圧ＶＰＲの変化の概略を示している。同図では、クロックの周期をｔＣとしている。同図に示すように、外部電源電圧ＶＤＤがリファレンス電圧ＶＲＥＦ１に等しいときにはノードｆの平均レベルはＶＲＰ１となり、ＶＲＥＦ１＜Ｖａ＜ＶＤＤ＜Ｖｂのときには、ＶＲＰ１より高いＶＲＰ２となる。電圧Ｖａ，Ｖｂについては後述する。
【００３７】
図３（ａ）並びに式（１）からも理解されるように、外部電源電圧ＶＤＤが変動によって上昇すると、それに伴い電圧ＶＰＲの平均値も上昇する。したがって、外部電源電圧ＶＤＤの大きさによっては、不要な高電圧が内部回路３０に入力されてしまうケースが発生し得る。
【００３８】
次に、可変抵抗回路２０ａ及び外部電圧レベル比較回路２１ａの具体的な回路構成及び動作について説明する。
【００３９】
図４は、可変抵抗回路２０ａ及び外部電圧レベル比較回路２１ａの具体的な回路構成を示す図である。同図に示すように、可変抵抗回路２０ａは、図２（ｃ）に示したノードｆと出力ノードｂとの間を直列に接続された３つの抵抗素子Ｒ１〜Ｒ３と、それぞれ抵抗素子Ｒ１〜Ｒ３と並列に接続されたスイッチ素子ＳＷ１〜ＳＷ３とを有している。また、外部電圧レベル比較回路２１ａは、外部電源電圧ＶＤＤと接地電位の間を直列に接続された４つの抵抗素子ＲＡ〜ＲＤを含む分圧回路６０ａと、３つの比較器Ｐ１〜Ｐ３を含む比較回路６１ａとを有している。
【００４０】
まず、分圧回路６０ａでは、抵抗素子ＲＡ〜ＲＤによって外部電源電圧ＶＤＤが分圧される。具体的には、抵抗素子ＲＡ，ＲＢの接続点から分圧Ｖ１が取り出され、抵抗素子ＲＢ，ＲＣの接続点から分圧Ｖ２が取り出され、抵抗素子ＲＣ，ＲＤの接続点から分圧Ｖ３が取り出される。分圧Ｖ１〜Ｖ３の大小関係はＶ１＞Ｖ２＞Ｖ３となる。以下では、分圧回路６０ａから出力される電圧（分圧Ｖ１〜Ｖ３）を出力電圧ＶＤＩＶと総称する場合がある。
【００４１】
比較回路６１ａは、比較器Ｐ１〜Ｐ３により分圧Ｖ１〜Ｖ３とリファレンス電圧ＶＲＥＦ１とを比較する。具体的には、比較器Ｐ１は分圧Ｖ１とリファレンス電圧ＶＲＥＦ１とを比較し、分圧Ｖ１がリファレンス電圧ＶＲＥＦ１より小さい場合に比較結果信号ＯＮ１を活性化し、そうでない場合に非活性化する。また、比較器Ｐ２は分圧Ｖ２とリファレンス電圧ＶＲＥＦ１とを比較し、分圧Ｖ２がリファレンス電圧ＶＲＥＦ１より小さい場合に比較結果信号ＯＮ２を活性化し、そうでない場合に非活性化する。さらに、比較器Ｐ３は分圧Ｖ３とリファレンス電圧ＶＲＥＦ１とを比較し、分圧Ｖ３がリファレンス電圧ＶＲＥＦ１より小さい場合に比較結果信号ＯＮ３を活性化し、そうでない場合に非活性化する。
【００４２】
図５（ａ）は、比較器Ｐ１の具体的な回路構成を示す図である。なお、ここでは比較器Ｐ１のみを取り上げて説明するが、比較器Ｐ２，Ｐ３も比較器Ｐ１と同様の回路構成を有している。
【００４３】
図５（ａ）に示すように、比較器Ｐ１は、バイアス回路、差動入力増幅回路、出力回路の３段構成を有している。
【００４４】
バイアス回路は、抵抗素子６２、Ｎチャンネル型ＭＯＳトランジスタ６３，６４、及びＰチャンネル型ＭＯＳトランジスタ６５を有しており、一定電圧を有するバイアス電圧ＶＧＮ及びＶＧＰを生成して出力する。具体的な構成を説明すると、まず、抵抗素子６２とトランジスタ６３とが、外部電源電圧ＶＤＤと接地電位の間を直列に接続されている。トランジスタ６５とトランジスタ６４も、外部電源電圧ＶＤＤと接地電位の間を直列に接続されている。また、トランジスタ６３，６５はそれぞれダイオード接続され、トランジスタ６３のゲートとトランジスタ６４のゲートとは互いに接続されている。バイアス電圧ＶＧＰ及びＶＧＮはそれぞれ、トランジスタ６５のドレイン及びトランジスタ６３のドレインから取り出される。以上の構成により、トランジスタ６３，６５それぞれのドレインから、一定電圧を有するバイアス電圧ＶＧＮ及びＶＧＰが出力される。
【００４５】
差動入力増幅回路は、Ｐチャンネル型ＭＯＳトランジスタ６６〜７０及びＮチャンネル型ＭＯＳトランジスタ７１〜７６を有しており、分圧Ｖ１とリファレンス電圧ＶＲＥＦ１の差動増幅を行う。具体的な構成を説明すると、まず、トランジスタ６６とトランジスタ７１とが、外部電源電圧ＶＤＤと接地電位の間を直列に接続されている。トランジスタ６８とトランジスタ７６も、外部電源電圧ＶＤＤと接地電位の間を直列に接続されている。トランジスタ６７のソースは外部電源電圧ＶＤＤに接続されている。トランジスタ６９とトランジスタ７２とは、トランジスタ６７のドレインと接地電位の間を直列に接続されている。同様に、トランジスタ７０とトランジスタ７５も、トランジスタ６７のドレインと接地電位の間を直列に接続されている。さらに、トランジスタ７３はトランジスタ７２のドレインと接地電位の間に接続され、トランジスタ７４はトランジスタ７５のドレインと接地電位の間に接続されている。
【００４６】
トランジスタ７２，７５はそれぞれダイオード接続されている。また、トランジスタ６６のゲートとトランジスタ６８のゲートとは互いに接続され、トランジスタ７１のゲートとトランジスタ７２のゲートも互いに接続され、トランジスタ７５のゲートとトランジスタ７６のゲートも互いに接続されている。トランジスタ７３のゲートはトランジスタ７４のドレインに接続され、トランジスタ７４のゲートはトランジスタ７３のドレインに接続されている。
【００４７】
分圧Ｖ１とリファレンス電圧ＶＲＥＦ１はそれぞれ、トランジスタ６９，７０のゲートに入力される。また、トランジスタ６７のゲートには、バイアス回路からバイアス電圧ＶＧＰが入力される。差動入力増幅回路の出力電圧（差動増幅の結果として得られる電圧）は、トランジスタ６８，７６の接続点から取り出される。
【００４８】
分圧Ｖ１がリファレンス電圧ＶＲＥＦ１より小さい場合、トランジスタ６９，７２，７１，６６，６８がオンとなり、トランジスタ７０，７５，７６がオフとなるため、差動入力増幅回路の出力電圧は外部電源電圧ＶＤＤとなる。一方、分圧Ｖ１がリファレンス電圧ＶＲＥＦ１より大きい場合、トランジスタ７０，７５，７６がオンとなり、トランジスタ６９，７２，７１，６６，６８がオフとなるため、差動入力増幅回路の出力電圧は接地電位に等しくなる。このように、差動入力増幅回路の出力電圧は、分圧Ｖ１がリファレンス電圧ＶＲＥＦ１より少しでも小さいと外部電源電圧ＶＤＤ、少しでも大きいと接地電位となり、分圧Ｖ１とリファレンス電圧ＶＲＥＦ１の差を増幅したものとなっている。なお、トランジスタ７３，７４は、差動増幅の結果にヒステリシスを持たせるために設けられているものである。
【００４９】
出力回路は、Ｐチャンネル型ＭＯＳトランジスタ７７，７９及びＮチャンネル型ＭＯＳトランジスタ７８，８０を有しており、差動増幅の結果を反映した比較結果信号ＯＮ１を生成し、出力する。具体的には、トランジスタ７７とトランジスタ７８とが外部電源電圧ＶＤＤと接地電位の間を直列に接続され、トランジスタ７９とトランジスタ８０も外部電源電圧ＶＤＤと接地電位の間を直列に接続されている。差動入力増幅回路の出力電圧は、トランジスタ７７のゲートに入力される。トランジスタ７８，７９のゲートにはそれぞれ、バイアス回路からバイアス電圧ＶＧＮ及びＶＧＰが入力される。トランジスタ８０のゲートはトランジスタ７７，７８の接続点に接続され、比較結果信号ＯＮ１はトランジスタ７９，８０の接続点から取り出される。以上の構成により、比較結果信号ＯＮ１は、分圧Ｖ１がリファレンス電圧ＶＲＥＦ１より小さい場合に外部電源電圧ＶＤＤ（活性状態）、そうでない場合に接地電位（非活性状態）の電圧を有する信号となる。
【００５０】
図４に戻る。可変抵抗回路２０ａ内の各スイッチ素子ＳＷ１〜ＳＷ３には、それぞれ比較結果信号ＯＮ１〜ＯＮ３が入力される。各スイッチ素子ＳＷ１〜ＳＷ３は、入力される比較結果信号が活性化されている場合にオン、されていない場合にオフとなる。
【００５１】
図５（ｂ）は、スイッチ素子ＳＷ３の具体的な回路構成を示す図である。なお、ここではスイッチ素子ＳＷ３のみを取り上げて説明するが、スイッチ素子ＳＷ１，ＳＷ２もスイッチ素子ＳＷ３と同様の回路構成を有している。
【００５２】
図５（ｂ）に示すように、スイッチ素子ＳＷ３は、動作電源として外部電源電圧ＶＤＤと接地電位が入力されるインバータ８１と、Ｎチャンネル型ＭＯＳトランジスタ８２，８３と、Ｐチャンネル型ＭＯＳトランジスタ８３〜８６と、対応する抵抗素子Ｒ３と並列に設けられた配線８７とを有している。
【００５３】
比較結果信号ＯＮ３は、インバータ８１とトランジスタ８３のゲートにそれぞれ入力される。インバータ８１の出力は、トランジスタ８２のゲートに入力される。トランジスタ８４，８２は、配線８７と接地電位の間を直列に接続される。また、トランジスタ８５，８３も、配線８７と接地電位の間を直列に接続される。トランジスタ８４のゲートはトランジスタ８５のドレイン（トランジスタ８５，８３の接続点）に接続され、トランジスタ８５のゲートはトランジスタ８４のドレイン（トランジスタ８４，８２の接続点）に接続される。また、トランジスタ８４，８５の各バックゲートは配線８７に接続される。トランジスタ８６は配線８７の途中に挿入され、そのゲートはトランジスタ８５のドレインに接続される。
【００５４】
以上の構成により、比較結果信号ＯＮ３が活性化されているとき、すなわち外部電源電圧ＶＤＤに等しいとき、トランジスタ８２，８５がオフ、トランジスタ８３，８４がオンとなってトランジスタ８６のゲートに接地電位が供給されるため、トランジスタ８６がオンとなり、配線８７が導通する。つまり、抵抗素子Ｒ３が短絡される。一方、比較結果信号ＯＮ３が活性化されていないとき、すなわち接地電位に等しいとき、トランジスタ８２，８５がオン、トランジスタ８３，８４がオフとなってトランジスタ８６のゲートに電圧ＶＰＲが供給されるため、トランジスタ８６がオフとなり、配線８７が断線する。
【００５５】
図６（ａ）は、外部電源電圧ＶＤＤと、分圧回路６０ａの出力電圧ＶＤＩＶ（分圧Ｖ１〜Ｖ３）との関係を示すグラフである。同図では、横軸を外部電源電圧ＶＤＤ、縦軸を出力電圧ＶＤＩＶとしている。同図に示すように、分圧Ｖ１〜Ｖ３がそれぞれリファレンス電圧ＶＲＥＦ１に等しくなるとき、外部電源電圧ＶＤＤは電圧Ｖａ〜Ｖｃ（Ｖａ＜Ｖｂ＜Ｖｃ）となる。この電圧Ｖａ〜Ｖｃを用いれば、比較結果信号ＯＮ１〜ＯＮ３の活性化状態を外部電源電圧ＶＤＤの大小関係と対応付けることが可能になる。
【００５６】
つまり、比較結果信号ＯＮ１〜ＯＮ３がすべて活性化されている場合（以下、第１のモードＭ１と称する。）には、分圧Ｖ１〜Ｖ３がいずれもリファレンス電圧ＶＲＥＦ１より小さく、したがって外部電源電圧ＶＤＤは電圧Ｖａより小さいこととなる。また、比較結果信号ＯＮ１が非活性とされ、比較結果信号ＯＮ１，ＯＮ３が活性化されている場合（以下、第２のモードＭ２と称する。）には、外部電源電圧ＶＤＤは電圧Ｖａと電圧Ｖｂの間の値を取ることとなる。以下同様に、比較結果信号ＯＮ１，ＯＮ２が非活性とされ、比較結果信号ＯＮ３が活性化されている場合（以下、第３のモードＭ３と称する。）には、外部電源電圧ＶＤＤは電圧Ｖｂと電圧Ｖｃの間の値を取り、比較結果信号ＯＮ１〜ＯＮ３がすべて非活性とされている場合（以下、第４のモードＭ４と称する。）には、外部電源電圧ＶＤＤは電圧Ｖｃより大きくなる。
【００５７】
図６（ｂ）は、第１〜第４のモードＭ１〜Ｍ４と、スイッチ素子ＳＷ１〜ＳＷ３のオンオフ状態によって実現されるノードｆと出力ノードｂとの間の抵抗値ＳＲとの関係を示すグラフである。同図では、横軸を外部電源電圧ＶＤＤとし、縦軸は抵抗値ＳＲの対数軸としている。
【００５８】
図６（ｂ）に示すように、第１のモードＭ１における抵抗値ＳＲは４つのモードの中で最も小さく、具体的にはほぼゼロである。これは、スイッチ素子ＳＷ１〜ＳＷ３がすべてオンとなることによって抵抗素子Ｒ１〜Ｒ３がすべて短絡されていることに対応している。なお、配線抵抗などが存在するため、抵抗値ＳＲが厳密にゼロになることは通常ない。第２のモードＭ２における抵抗値ＳＲは４つのモードの中で２番目に小さく、抵抗素子Ｒ１の抵抗値Ｒ１（以下同様に、抵抗素子Ｘの抵抗値をＸと表す。）にほぼ等しくなる。これは、スイッチ素子ＳＷ１がオフとなって抵抗素子Ｒ１が短絡されず、一方でスイッチ素子ＳＷ２，ＳＷ３がオンとなって抵抗素子Ｒ２，Ｒ３が短絡されていることに対応している。第３のモードＭ３における抵抗値ＳＲは４つのモードの中で３番目に小さく、抵抗素子Ｒ１，Ｒ２を直列につないだ場合の抵抗値Ｒ１＋Ｒ２にほぼ等しくなる。これは、スイッチ素子ＳＷ１，ＳＷ２がオフとなって抵抗素子Ｒ１，Ｒ２が短絡されず、一方でスイッチ素子ＳＷ３がオンとなって抵抗素子Ｒ３が短絡されていることに対応している。第４のモードＭ４における抵抗値ＳＲは４つのモードの中で最も大きく、抵抗素子Ｒ１〜Ｒ３を直列につないだ場合の抵抗値Ｒ１＋Ｒ２＋Ｒ３にほぼ等しくなる。これは、スイッチ素子ＳＷ１〜ＳＷ３がすべてオフとなることによって抵抗素子Ｒ１〜Ｒ３がいずれも短絡されないことに対応している。
【００５９】
このように、ノードｆと出力ノードｂとの間の抵抗値ＳＲは、可変抵抗回路２０ａのモードによって可変となっている。しかも、外部電源電圧ＶＤＤが大きいほど抵抗値ＳＲが大きくなることから、外部電源電圧ＶＤＤが大きいほど内部電源電圧ＶＣＣの電圧を低下させることができ、不要な高電圧が内部回路３０に供給される可能性を低減することが可能になっている。逆に言えば、外部電源電圧ＶＤＤが低下したときには抵抗値ＳＲが小さくなることから、外部電源電圧ＶＤＤが低下した場合においても、内部電源電圧ＶＣＣとして十分な電圧を確保することが可能になる。
【００６０】
図３（ｂ）は、可変抵抗回路２０ａから出力される内部電源電圧ＶＣＣの変化の概略を示す図である。同図には、図３（ａ）と同じ条件で外部電源電圧ＶＤＤが変化した場合の内部電源電圧ＶＣＣの変化を描いている。
【００６１】
図３（ａ）と図３（ｂ）を比較すると理解されるように、外部電源電圧ＶＤＤがリファレンス電圧ＶＲＥＦ１に等しい場合、内部電源電圧ＶＣＣは電圧ＶＰＲ（＝ＶＲＰ１＝ＶＣＣ１）に等しくなる。これは、可変抵抗回路２０ａのモードが第１のモードＭ１であり、ノードｆと出力ノードｂとの間の抵抗値ＳＲがほぼゼロとなっていることに対応している。一方、外部電源電圧ＶＤＤが電圧Ｖａと電圧Ｖｂの間の値まで上昇すると、ノードｆの電位はＶＲＰ２まで上昇するが、ノードｂの電位ＶＣＣはＶＰＲ２に比べて低下する。これは、可変抵抗回路２０ａのモードが第２のモードＭ２となり、ノードｆと出力ノードｂとの間の抵抗値ＳＲが抵抗値Ｒ１にほぼ等しくなったことに対応している。つまり、抵抗値Ｒ１によって電圧低下が発生したのである。具体的には、ノードｂの電位はノードｆの電位よりＲ１×ＩＬだけ低下する。抵抗値Ｒ１の値を適当に選べば、ＶＣＣ１と等しくすることもできる。
【００６２】
以上説明したように、本実施の形態による半導体装置１ａによれば、外部電源電圧ＶＤＤが上昇したときには抵抗値ＳＲが大きくなり、不要な高電圧が内部回路３０に供給される可能性が低減される一方、外部電源電圧ＶＤＤが低下したときには抵抗値ＳＲが小さくなり、内部電源電圧ＶＣＣとして十分な電圧を確保することが可能になる。また、外部電源電圧ＶＤＤに対する内部電源電圧ＶＣＣの上昇が抑えられるので、内部回路３０の消費電流を低減することも可能になる。
【００６３】
図７は、本発明の第２の実施の形態による半導体装置１ｂの機能ブロックを示す概略ブロック図である。
【００６４】
図７に示すように、半導体装置１ｂは、昇圧回路１０ａ、可変抵抗回路２０ａ，及び外部電圧レベル比較回路２１ａがそれぞれ昇圧回路１０ｂ、可変抵抗回路２０ｂ，及び外部電圧レベル比較回路２１ｂに置き換わっている点で、第１の実施の形態による半導体装置１ａと相違する。また、本実施の形態においては、出力ノードｂに現れる電圧を内部電源電圧ＶＰＰと称する。以下、相違点を中心に説明する。
【００６５】
昇圧回路１０ｂは、ＯＳＣ回路１１ａに代えてＯＳＣ回路１１ｂを有し、さらにＯＳＣ制御回路１３も有する点で昇圧回路１０ａと相違する。昇圧回路１０ｂは、これらＯＳＣ制御回路１３及びＯＳＣ回路１１ｂの動作により、内部電源電圧ＶＰＰが所定の規格値ＶＰＰＭを超えた場合に昇圧動作を停止する。これにより、内部回路３０の消費電力が少ない場合であっても、出力電圧ＶＰＲが上昇し続けることが防止される。
【００６６】
しかしながら、内部電源電圧ＶＰＰが規格値ＶＰＰＭより大きくなってから、チャージポンプ回路１２による昇圧動作が停止されるまでには、一定の遅延（ディレイ）が生ずる。この遅延が生ずること自体は昇圧回路１０ｂの構造上やむを得ないことであるが、遅延している間に内部電源電圧ＶＰＰが高くなりすぎるおそれがある。本実施の形態による可変抵抗回路２０ｂは、このような遅延による内部電源電圧ＶＰＰの過上昇を防止する目的で設けられている。以下、回路ごとに詳しく説明する。
【００６７】
図８は、ＯＳＣ回路１１ｂ及びＯＳＣ制御回路１３の具体的な回路構成を示す図である。
【００６８】
まず、ＯＳＣ制御回路１３は、抵抗素子ＲＸ，ＲＹ及び比較器９０を有している。抵抗素子ＲＸ，ＲＹは、出力ノードｂ（内部電源電圧ＶＰＰ）と接地電位との間を直列に接続され、その接続点には比較器９０の非反転入力端子が接続される。これにより、比較器９０の非反転入力端子には内部電源電圧ＶＰＰの分圧ＶＰＰ×ＲＹ／（ＲＸ＋ＲＹ）が入力されることになる。比較器９０の反転入力端子には、図示しない定電圧源から所定の電圧値を有するリファレンス電圧ＶＲＥＦ２が入力される。
【００６９】
比較器９０は、内部電源電圧ＶＰＰの分圧ＶＰＰ×ＲＹ／（ＲＸ＋ＲＹ）と、リファレンス電圧ＶＲＥＦ２とを比較する回路である。比較器９０の出力は、前者が後者より大きい場合にハイレベル、そうでない場合にローレベルとなる。比較器９０の具体的な回路構成としては、図５（ａ）に示した比較器Ｐ１と同様のものを用いればよい。
【００７０】
リファレンス電圧ＶＲＥＦ２の具体的な電圧値はＶＰＰＭ×ＲＹ／（ＲＸ＋ＲＹ）とする。これにより、比較器９０の出力は、内部電源電圧ＶＰＰと規格値ＶＰＰＭとを比較した結果を反映したものとなる。
【００７１】
次に、ＯＳＣ回路１１ｂは、図２（ａ）に示したＯＳＣ回路１１ａの構成において、ディレイライン５５ａをディレイライン５５ｂで置き換えた構成を有している。ディレイライン５５ｂは、奇数個（図８では５個としている。）のインバータを有する点ではディレイライン５５ａと同様であるが、１段目のインバータと２段目のインバータの間にＮＡＮＤ回路９１を有している点でディレイライン５５ａと相違する。
【００７２】
ＮＡＮＤ回路９１には、１段目のインバータの出力とディレイライン５５ｂの出力とが入力される。したがって、１段目のインバータの出力がハイレベルである場合、ディレイライン５５ｂは、ディレイライン５５ａと同様にハイレベルとローレベルを繰り返し出力する。その結果、ＯＳＣ回路１１ｂの出力は、図２（ｂ）に示したものと同様の相補のクロック信号Φ，／Φとなる。一方、１段目のインバータの出力がローレベルである場合、ＮＡＮＤ回路９１の出力が常にローレベルとなるため、ディレイライン５５ｂの出力も常にローレベルとなり、バッファ５６及びインバータ５７の出力はそれぞれ常にローレベル及び常にハイレベルとなる。つまり、ＯＳＣ回路１１ｂは相補のクロック信号Φ，／Φの出力を停止する。
【００７３】
１段目のインバータには、比較器９０の出力が入力される。したがって、内部電源電圧ＶＰＰが規格値ＶＰＰＭより大きい場合、１段目のインバータにはハイレベルが入力され、ＯＳＣ回路１１ｂは相補のクロック信号Φ，／Φの出力を停止する。この場合、チャージポンプ回路１２は昇圧動作を停止し、内部電源電圧ＶＰＰは内部回路３０等での電力消費とともに低下する一方となる。一方、内部電源電圧ＶＰＰが規格値ＶＰＰＭより小さい場合、１段目のインバータにはローレベルが入力され、ＯＳＣ回路１１ｂの出力は、図２（ｂ）に示したものと同様の相補のクロック信号Φ，／Φとなる。この場合には、チャージポンプ回路１２は第１の実施の形態で説明したものと同様の昇圧動作を行う。
【００７４】
図９は、可変抵抗回路２０ｂ及び外部電圧レベル比較回路２１ｂの具体的な回路構成を示す図である。
【００７５】
同図に示すように、可変抵抗回路２０ｂは、抵抗素子Ｒ１〜Ｒ６，ＲＳと、スイッチ素子ＳＷ１〜ＳＷ６とを有している。抵抗素子Ｒ１〜Ｒ６はノードｆと出力ノードｂとの間に並列接続されており、抵抗素子ＲＳは抵抗素子Ｒ１〜Ｒ６とノードｆとの間に挿入されている。また、スイッチ素子ＳＷ１〜ＳＷ５はそれぞれ抵抗素子Ｒ１〜Ｒ５と直列に接続され、スイッチ素子ＳＷ６は抵抗素子ＲＳと並列に接続されている。外部電圧レベル比較回路２１ｂは、外部電源電圧ＶＤＤと接地電位の間を直列に接続された６つの抵抗素子ＲＡ〜ＲＦを含む分圧回路６０ｂと、５つの比較器Ｐ１〜Ｐ５を含む比較回路６１ｂとを有している。
【００７６】
外部電圧レベル比較回路２１ｂは、６つの抵抗素子ＲＡ〜ＲＦによって外部電源電圧ＶＤＤを５つ（分圧Ｖ１〜Ｖ５）に分圧し、各分圧に対応して比較結果信号も５つ（比較結果信号ＯＮ１〜ＯＮ５）出力する点で、外部電圧レベル比較回路２１ａと相違する。それ以外の点は外部電圧レベル比較回路２１ａと同様であるので、詳しい説明を省略する。
【００７７】
可変抵抗回路２０ｂ内の各スイッチ素子ＳＷ１〜ＳＷ５には、それぞれ比較結果信号ＯＮ１〜ＯＮ５が入力される。各スイッチ素子ＳＷ１〜ＳＷ５は、入力される比較結果信号が活性化されている場合にオン、されていない場合にオフとなるように構成されている。これに対し、スイッチ素子ＳＷ６は、出力ノードｂに流れる負荷電流が所定値より小さい場合にオフとなり、そうでない場合にオンとなるよう構成されている。負荷電流が所定値より小さい場合とは、内部回路３０がスタンバイ状態である場合を指している。つまり、スイッチ素子ＳＷ６は、内部回路３０がスタンバイ状態であるときにオフとなり、そうでないとき、すなわち通常動作中であるときにオンとなるよう構成されている。各スイッチ素子ＳＷ１〜ＳＷ６の具体的な構成は、第１の実施の形態において図５（ｂ）を参照して説明したものと同様である。
【００７８】
図１０（ａ）は、外部電源電圧ＶＤＤと、分圧回路６０ａの出力電圧ＶＤＩＶ（分圧Ｖ１〜Ｖ５）との関係を示すグラフである。縦軸及び横軸は、図６（ａ）と同様である。同図に示すように、分圧Ｖ１〜Ｖ５がそれぞれリファレンス電圧ＶＲＥＦ１に等しくなるとき、外部電源電圧ＶＤＤは電圧Ｖａ〜Ｖｅ（Ｖａ＜Ｖｂ＜Ｖｃ＜Ｖｄ＜Ｖｅ）となる。本実施の形態でも第１の実施の形態と同様、この電圧Ｖａ〜Ｖｅをしきい値として可変抵抗回路２０ｂの比較結果信号ＯＮ１〜ＯＮ５の活性化状態が変化する。以下では、外部電源電圧ＶＤＤの小さい方から順に、対応する比較結果信号ＯＮ１〜ＯＮ５の活性化状態の組み合わせを第１のモードＭ１〜第６のモードＭ６と称することとする。
【００７９】
図１０（ｂ）は、第１〜第６のモードＭ１〜Ｍ６と、スイッチ素子ＳＷ１〜ＳＷ５のオンオフ状態によって実現されるノードｆと出力ノードｂとの間の抵抗値ＳＲとの関係を示すグラフである。縦軸及び横軸は、図６（ｂ）と同様である。
【００８０】
図１０（ｂ）に示すグラフＧ１，Ｇ２はそれぞれ、スイッチ素子ＳＷ６がオン（内部回路３０が通常動作中），オフ（内部回路３０がスタンバイ中）である場合を示している。図１０（ｂ）にも示すように、各モードにおける抵抗値ＳＲは、次の表１のように表される。ただし、//は並列に接続した抵抗の合成抵抗を求める演算子である。例えば抵抗Ｘと抵抗Ｙを並列に接続した場合の合成抵抗は、Ｘ//Ｙ＝１／（１／Ｘ＋１／Ｙ）となる。
【００８１】
【表１】
【００８２】
このように、本実施の形態でも、ノードｆと出力ノードｂとの間の抵抗値ＳＲは、可変抵抗回路２０ｂのモードによって可変となっている。しかも、外部電源電圧ＶＤＤが大きいほど抵抗値ＳＲが大きくなることから、外部電源電圧ＶＤＤが大きいほど内部電源電圧ＶＰＰの電圧を低下させることができ、不要な高電圧が内部回路３０に供給される可能性を低減することが可能になっている。逆に言えば、外部電源電圧ＶＤＤが低下したときには抵抗値ＳＲが小さくなることから、外部電源電圧ＶＤＤが低下した場合においても、内部電源電圧ＶＰＰとして十分な電圧を確保することが可能になる。
【００８３】
また、抵抗値ＳＲは、内部回路３０の動作状態によっても可変とされている。これは、スタンバイ中は内部回路３０の消費電力が少なく、内部電源電圧ＶＰＰが上昇しやすくなることを反映したもので、スタンバイ中に抵抗値ＳＲが大きくなることで、不要な高電圧が内部回路３０に供給される可能性を低減することが可能になっている。逆に言えば、通常動作中には抵抗値ＳＲが小さくなることから、通常動作中において内部電源電圧ＶＰＰとして十分な電圧を確保することが可能になる。
【００８４】
図１１（ａ）〜（ｃ）は、可変抵抗回路２０ｂから出力される内部電源電圧ＶＰＰの変化の概略を示す図である。図１１（ａ）〜（ｃ）では、内部電源電圧ＶＰＰが規格値ＶＰＰＭより大きくなってから、チャージポンプ回路１２による昇圧動作が停止されるまでの遅延時間を３クロック分としている。また、各図に示すＶＰＰＭＡＸｎ（ｎは１〜７までの整数）は、この遅延時間内における内部電源電圧ＶＰＰの最大値を示している。
【００８５】
図１１（ａ）に示す電圧ＶＰＰ１は、外部電源電圧ＶＤＤがＶｂ＜ＶＤＤ＜Ｖｃの関係を満たし、かつ内部回路３０が通常動作中である場合の内部電源電圧ＶＰＰである。この場合、可変抵抗回路２０ｂのモードは第３のモードＭ３となる。
【００８６】
図１１（ａ）には、比較のために、可変抵抗回路２０ｂのモードを第１のモードＭ１とし、その他の条件は電圧ＶＰＰ１と同一とした場合の内部電源電圧ＶＰＰである電圧ＶＰＰ２も示している。電圧ＶＰＰ１と電圧ＶＰＰ２とを比較すると明らかなように、電圧ＶＰＰ１と電圧ＶＰＰ２とでは上昇時の傾きが異なっている。具体的には、クロックごとの電圧ＶＰＰ１の上昇幅が、電圧ＶＰＰ２の上昇幅に比べて小さくなっている。その結果、電圧ＶＰＰ１の最大値ＶＰＰＭＡＸ１は、電圧ＶＰＰ２の最大値ＶＰＰＭＡＸ２と比べて小さな値となっている。つまり、本実施の形態による可変抵抗回路２０ｂを利用したことで、遅延による内部電源電圧ＶＰＰの過上昇が抑えられている。
【００８７】
図１１（ｂ）に示す電圧ＶＰＰ３は、外部電源電圧ＶＤＤがＶｅ＜ＶＤＤの関係を満たし、かつ内部回路３０が通常動作中である場合の内部電源電圧ＶＰＰである。この場合、可変抵抗回路２０ｂは第６のモードＭ６となる。
【００８８】
図１１（ｂ）には、比較のために、可変抵抗回路２０ｂのモードを第１のモードＭ１とし、その他の条件は電圧ＶＰＰ３と同一とした場合の内部電源電圧ＶＰＰである電圧ＶＰＰ４も示している。電圧ＶＰＰ４を図１１（ａ）に示した電圧ＶＰＰ２と比較すると明らかなように、電圧ＶＰＰ４の最大値ＶＰＰＭＡＸ４は、電圧ＶＰＰ２の最大値ＶＰＰＭＡＸ２よりもさらに大きくなっている。これは、外部電源電圧ＶＤＤがより大きくなっているためである。しかし、そうであるにもかかわらず、電圧ＶＰＰ３の最大値ＶＰＰＭＡＸ３は、電圧ＶＰＰ１の最大値ＶＰＰＭＡＸ１と同程度に抑えられている。このように、本実施の形態による可変抵抗回路２０ｂを利用すれば、外部電源電圧ＶＤＤがより大きく変動したとしても、遅延による内部電源電圧ＶＰＰの過上昇を適切に抑えることが可能になる。
【００８９】
図１１（ｃ）に示す電圧ＶＰＰ５は、外部電源電圧ＶＤＤがＶｂ＜ＶＤＤ＜Ｖｃの関係を満たし、かつ内部回路３０がスタンバイ中である場合の内部電源電圧ＶＰＰである。この場合、可変抵抗回路２０ｂは第３のモードＭ３となり、さらにスイッチ素子ＳＷ６がオフとなる。電圧ＶＰＰ５の下降時の傾きは、図１１（ａ）の電圧ＶＰＰ１などに比べて緩やかになっている。これは、内部回路３０がスタンバイ中であり、消費電力が少ないことを反映している。
【００９０】
図１１（ｃ）には、比較のために、スイッチ素子ＳＷ６をオンとし、その他の条件は電圧ＶＰＰ５と同一とした場合の内部電源電圧ＶＰＰである電圧ＶＰＰ６も示している。さらに、可変抵抗回路２０ｂのモードを第１のモードＭ１とし、その他の条件は電圧ＶＰＰ６と同一とした場合の内部電源電圧ＶＰＰである電圧ＶＰＰ７も示している。
【００９１】
電圧ＶＰＰ６及び電圧ＶＰＰ７は、図１１（ａ）に示した電圧ＶＰＰ１及び電圧ＶＰＰ２において内部回路３０をスタンバイとした場合に相当する。図１１（ａ）と図１１（ｃ）を比較すると理解されるように、電圧ＶＰＰ６の最大値ＶＰＰＭＡＸ６及び電圧ＶＰＰ７の最大値ＶＰＰＭＡＸ７はそれぞれ、電圧ＶＰＰ１の最大値ＶＰＰＭＡＸ１及び電圧ＶＰＰ２の最大値ＶＰＰＭＡＸ２より大きくなっている。これは、内部回路３０の消費電力が電圧ＶＰＰ２の例に比べて少ないためである。したがって、可変抵抗回路２０ｂのモードを第３のモードＭ３としただけでは、内部電源電圧ＶＰＰの過上昇の抑制がまだ不十分であるが、電圧ＶＰＰ５の例で示すように、スイッチ素子ＳＷ６をオフとすることで内部電源電圧ＶＰＰの過上昇が十分に抑制されるようになっている。このように、内部回路３０がスタンバイ中である場合には、外部電源電圧ＶＤＤに応じて可変抵抗回路２０ｂのモードを切り替えるとともに、スイッチ素子ＳＷ６をオフとすることで、遅延による内部電源電圧ＶＰＰの過上昇を抑えることが可能になる。
【００９２】
以上説明したように、本実施の形態による半導体装置１ｂによれば、内部電源電圧ＶＰＰが規格値ＶＰＰＭより大きくなってから、チャージポンプ回路１２による昇圧動作が停止されるまでの間に、不要な高電圧が内部回路３０に供給される可能性が低減される。また、抵抗値ＳＲが外部電源電圧ＶＤＤに応じて最適化されるので、内部電源電圧ＶＣＣとして十分な電圧を確保することが可能になるとともに、可変抵抗回路２０ａ内の可変抵抗での消費電力を削減することも実現される。さらに、内部回路３０がスタンバイ中である場合にも、不要な高電圧が内部回路３０に供給される可能性を適切に低減できる。
【００９３】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００９４】
例えば、上記第１及び第２の実施の形態ではそれぞれ可変抵抗回路のモードの数を４及び６としたが、モードの数はこれに限られるものではない。例えば、第１の実施の形態において、可変抵抗回路２０ａ内で直列に接続される抵抗素子の数をｎ−１個（ｎ≧２）、分圧回路６０ａの抵抗素子をｎ個、比較回路６１ａ内の比較器をｎ−１個とすれば、モードの数をｎとすることができる。同様に、第２の実施の形態において、可変抵抗回路２０ｂ内で並列に接続される抵抗素子の数をｎ個、分圧回路６０ｂの抵抗素子をｎ個、比較回路６１ａ内の比較器をｎ−１個とすれば、モードの数をｎとすることができる。
【００９５】
また、上記第１の実施の形態において、上記第２の実施の形態で説明した抵抗素子ＲＳ及びスイッチ素子ＳＷ６を用い、内部回路の消費電力に応じて可変抵抗の抵抗値を変更可能に構成してもよい。
【００９６】
また、上記第１の実施の形態では可変抵抗回路２０ａ内の抵抗素子Ｒ１〜Ｒ３を直列に接続し、上記第２の実施の形態では可変抵抗回路２０ｂ内の抵抗素子Ｒ１〜Ｒ６を並列に接続したが、これらはそれぞれ一例を示したものであり、上記第１の実施の形態において可変抵抗回路２０ａ内の抵抗素子Ｒ１〜Ｒ３を並列に接続し、上記第２の実施の形態において可変抵抗回路２０ｂ内の抵抗素子Ｒ１〜Ｒ６を直列に接続してもよい。
【００９７】
また、上記各実施の形態で説明した各回路の具体的な回路構成は上記実施の形態で説明したものに限定されるものではなく、同様の機能を有する回路であれば様々な回路構成を採用し得る。
【符号の説明】
【００９８】
１ａ，１ｂ 半導体装置
２ 電源端子
１０ａ，１０ｂ 昇圧回路
１１ａ，１１ｂ ＯＳＣ回路
１２ チャージポンプ回路
１３ ＯＳＣ制御回路
２０ａ，２０ｂ 可変抵抗回路
２１ａ，２１ｂ 外部電圧レベル比較回路
２２，４３，４４，５１ キャパシタ
３０ 内部回路
４０ ブースター回路
４１ 基板電位生成回路
４２ トランスファーゲート
４５〜４８，６３，６４，７１〜７６，７８，８０，８２，８３ Ｎチャンネル型トランジスタ
４９〜５３，６５〜７０，７７，７９．８４〜８６ Ｐチャンネル型トランジスタ
５５ａ，５５ｂ ディレイライン
５６ バッファ
５７，８１ インバータ
６０ａ，６０ｂ 分圧回路
６１ａ，６１ｂ 比較回路
６２，Ｒ１〜Ｒ６，ＲＡ〜ＲＦ，ＲＳ，ＲＸ，ＲＹ 抵抗素子
８７ 配線
９０，Ｐ１〜Ｐ５ 比較器
９１ ＮＡＮＤ回路
ＳＷ１〜ＳＷ６ スイッチ素子
【特許請求の範囲】
【請求項１】
外部電源電圧に応じた昇圧幅で内部電源電圧を昇圧する昇圧回路と、
前記外部電源電圧と所定のリファレンス電圧とを比較する比較回路と、
前記昇圧回路の出力端子に接続された可変抵抗を有する可変抵抗回路とを備え、
前記可変抵抗回路は、前記比較回路の比較結果に応じて、前記可変抵抗の抵抗値を制御する
ことを特徴とする半導体装置。
【請求項２】
前記外部電源電圧を分圧する分圧回路をさらに備え、
前記比較回路は、前記分圧回路から出力される前記外部電源電圧の分圧と前記リファレンス電圧とを比較する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記可変抵抗回路は、
前記分圧が前記リファレンス電圧より小さい場合に、前記可変抵抗を第１の抵抗値とし、
前記分圧が前記リファレンス電圧より大きい場合に、前記可変抵抗を前記第１の抵抗値より大きい第２の抵抗値とする
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記可変抵抗は、直列に接続された第１及び第２の抵抗素子を含み、
前記可変抵抗回路は、前記第２の抵抗素子と並列に接続されたスイッチ素子を有し、前記スイッチ素子をオンとすることにより前記可変抵抗を前記第１の抵抗値とするとともに、前記スイッチ素子をオフとすることにより前記可変抵抗を前記第２の抵抗値とする
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記可変抵抗は、並列に接続された第１及び第２の抵抗素子を含み、
前記可変抵抗回路は、前記第２の抵抗素子と直列に接続されたスイッチ素子を有し、前記スイッチ素子をオンとすることにより前記可変抵抗を前記第１の抵抗値とするとともに、前記スイッチ素子をオフとすることにより前記可変抵抗を前記第２の抵抗値とする
ことを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記可変抵抗回路は、前記可変抵抗に流れる電流の値にも応じて、前記可変抵抗の抵抗値を制御する
ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記可変抵抗回路は、
前記可変抵抗に流れる電流が相対的に小さい場合に、前記可変抵抗を相対的に大きい抵抗値とし、
前記可変抵抗に流れる電流が相対的に大きい場合に、前記可変抵抗を相対的に小さい抵抗値とする
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記昇圧回路は、
クロック信号を生成するクロック回路と、
前記クロック信号に応じて前記内部電源電圧を昇圧するチャージポンプ回路とを有する
ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記昇圧回路は、
前記可変抵抗回路から出力される前記内部電源電圧に応じて前記チャージポンプ回路の動作を制限する制御回路をさらに有する
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記可変抵抗回路の出力端子とグランド配線の間に接続された平滑容量をさらに備える
ことを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記リファレンス電圧は、前記外部電源電圧の規格値である
ことを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【請求項１】
外部電源電圧に応じた昇圧幅で内部電源電圧を昇圧する昇圧回路と、
前記外部電源電圧と所定のリファレンス電圧とを比較する比較回路と、
前記昇圧回路の出力端子に接続された可変抵抗を有する可変抵抗回路とを備え、
前記可変抵抗回路は、前記比較回路の比較結果に応じて、前記可変抵抗の抵抗値を制御する
ことを特徴とする半導体装置。
【請求項２】
前記外部電源電圧を分圧する分圧回路をさらに備え、
前記比較回路は、前記分圧回路から出力される前記外部電源電圧の分圧と前記リファレンス電圧とを比較する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記可変抵抗回路は、
前記分圧が前記リファレンス電圧より小さい場合に、前記可変抵抗を第１の抵抗値とし、
前記分圧が前記リファレンス電圧より大きい場合に、前記可変抵抗を前記第１の抵抗値より大きい第２の抵抗値とする
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記可変抵抗は、直列に接続された第１及び第２の抵抗素子を含み、
前記可変抵抗回路は、前記第２の抵抗素子と並列に接続されたスイッチ素子を有し、前記スイッチ素子をオンとすることにより前記可変抵抗を前記第１の抵抗値とするとともに、前記スイッチ素子をオフとすることにより前記可変抵抗を前記第２の抵抗値とする
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記可変抵抗は、並列に接続された第１及び第２の抵抗素子を含み、
前記可変抵抗回路は、前記第２の抵抗素子と直列に接続されたスイッチ素子を有し、前記スイッチ素子をオンとすることにより前記可変抵抗を前記第１の抵抗値とするとともに、前記スイッチ素子をオフとすることにより前記可変抵抗を前記第２の抵抗値とする
ことを特徴とする請求項３に記載の半導体装置。
【請求項６】
前記可変抵抗回路は、前記可変抵抗に流れる電流の値にも応じて、前記可変抵抗の抵抗値を制御する
ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記可変抵抗回路は、
前記可変抵抗に流れる電流が相対的に小さい場合に、前記可変抵抗を相対的に大きい抵抗値とし、
前記可変抵抗に流れる電流が相対的に大きい場合に、前記可変抵抗を相対的に小さい抵抗値とする
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記昇圧回路は、
クロック信号を生成するクロック回路と、
前記クロック信号に応じて前記内部電源電圧を昇圧するチャージポンプ回路とを有する
ことを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【請求項９】
前記昇圧回路は、
前記可変抵抗回路から出力される前記内部電源電圧に応じて前記チャージポンプ回路の動作を制限する制御回路をさらに有する
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記可変抵抗回路の出力端子とグランド配線の間に接続された平滑容量をさらに備える
ことを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
前記リファレンス電圧は、前記外部電源電圧の規格値である
ことを特徴とする請求項１乃至１０のいずれか一項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−１９３５７９（Ｐ２０１１−１９３５７９Ａ）
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願番号】特願２０１０−５５６０６（Ｐ２０１０−５５６０６）
【出願日】平成２２年３月１２日（２０１０．３．１２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
【公開日】平成２３年９月２９日（２０１１．９．２９）
【国際特許分類】
【出願日】平成２２年３月１２日（２０１０．３．１２）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【出願人】（０００２３３１６９）株式会社日立超エル・エス・アイ・システムズ (327)
【Ｆターム（参考）】
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