【課題】複数の内部信号の論理レベルを電流測定結果により判定するテスト動作モードを有する半導体装置を提供する。
【解決手段】テスト回路１００は、電流源１１〜１４、基準電流源２１、入力初段回路３１、ＯＲ回路３５、セレクタ回路４１〜４４及び端子容量対策トランジスタ（Ｎチャネル型ＭＯＳトランジスタＭｎ３１）を備える。電流源１１〜１４は、電流制御回路を構成し、テスト動作モードにおいて、外部端子ＩＮＰから、端子容量対策トランジスタ（Ｎチャネル型ＭＯＳトランジスタＭｎ３１）を介して、構成する直列接続されたトランジスタのサイズに応じた電流を接地へと流す。 （もっと読む）

【課題】外部から直接にアクセスできない複数のチップのいずれが不良であるかを判定するＢＩＳＴ機能を有するシステムインパッケージ。
【解決手段】本発明のシステムインパッケージは、予め設定された論理の検査データを、システム内のアドレス空間における特定アドレスである隠し欠陥アドレスにて出力する不良発生源部１１が設けられ、端子が外部端子に直接接続されない、他の複数のチップである、フラッシュメモリ２及びメモリコントローラ３と、内部配線である共通Ｉ／Ｏ線にて接続されたＤＲＡＭ１を有しており、第２特殊ＭＲＳコマンドがコマンドレジスタに書き込まれ、ＢＩＳＴ機能がイネーブルとなったテストモードの際、ＤＲＡＭ１における隠し欠陥アドレスがイネーブルとなり、共通Ｉ／Ｏ線に検査データを出力する。 （もっと読む）

【課題】 複数のマスターデバイスが一つの共通バスを共有する場合、これらのマスターデバイスからの共通バス使用要求が競合すると、どのマスターデバイスにバス使用権を与えるか調停を行う必要がある。
【解決手段】 マスターデバイス１Ａと、マスターデバイス２Ａ、及び、それぞれのマスターデバイスが自身のバス使用権獲得か否かの判定に用いるIDを生成するID生成器１０において、バス使用終了時には、他のマスターデバイスへバス使用権を遷移させるために、BusReq７の立ち上がり状態を生成し、ID１１を変化させることで、ID１１と同じＩＤを有する他のマスターデバイスがバス使用権を得る。 （もっと読む）

【課題】位相検知の誤判定を防止した高精度の位相検知回路を提供する。
【解決手段】電源線ＶＳＳ１とセンスノードＬＳＡＴ、ＬＳＡＢ間に、ｎＭＯＳトランジスタの組（Ｍ１、Ｍ２、Ｍ３）、（Ｍ４、Ｍ５、Ｍ６）を備え、各トランジスタのゲートに内部クロックＲＣＬＫ、ＲＣＬＫのインバータＩＮＶ１による反転信号、外部ロックＣＫ、／ＣＫをそれぞれ入力し、電源線ＶＤＤ１とセンスノードＬＳＡＴ、ＬＳＡＢ間に、ｐＭＯＳトランジスタの組（ＭＰ１、ＭＰ２、ＭＰ３）、（ＭＰ４、ＭＰ５、ＭＰ６）を備え、各トランジスタのゲートにＦＣＬＫのインバータＩＮＶ２による反転信号、内部クロックＲＣＬＫ、外部ロックＣＫ、／ＣＫをそれぞれ入力し、センスノードＬＳＡＴ、ＬＳＡＢは差動アンプＡＭＰで増幅されラッチ回路Ｌ１でラッチされる。ｐＭＯＳトランジスタ（ＭＰ１１、ＭＰ１２、ＭＰ１３）はＬＳＡＴ、ＬＳＡＢをプリチャージ・イコライズする。 （もっと読む）

【課題】通常動作モード時に一定の電圧が印加される信号線の加速試験を、周辺回路の加速試験と同時に行なうことができる半導体装置を提供する。
【解決手段】周辺回路１３と、周辺回路１３に論理レベルが一定の制御信号を供給するＭＲＳデコーダ回路１０２と、通常動作モード時にＭＲＳデコーダ回路１０２から周辺回路１３へ動作モード信号を供給する信号線群１４と、テスト動作モード時にＭＲＳデコーダ回路１０２から周辺回路１３へ動作モード信号を供給する信号線群１５と、テスト動作モード時に信号線群１４の論理レベルを周期的に変動させる回路とを備える半導体装置。 （もっと読む）

【課題】適切な安全性を確保することが可能な電池パックを提供する。
【解決手段】監視ＩＣ（ＭＩＣ）は、充電保護用ＦＥＴ（ＦＥＴ＿Ｃ）および放電保護用ＦＥＴ（ＦＥＴ＿Ｄ）を共にオンに制御している場合には、基準電源電圧ＧＮＤを基準に電流値検出端子ＩＤＴで検出した電圧が電圧（Ｖ６［１］）を超え、それが一定期間継続した場合に短絡電流と判断してＦＥＴ＿Ｄをオフに制御する。一方、ＭＩＣは、二次電池ＢＡＴの過充電に伴いＦＥＴ＿Ｃをオフ、ＦＥＴ＿Ｄをオンに制御している場合には、ＩＤＴで検出した電圧が電圧（Ｖ６［２］）（＞Ｖ６［１］）を超え、それが一定期間継続した場合に短絡電流と判断してＦＥＴ＿Ｄをオフに制御する。 （もっと読む）

【課題】簡単な構成で高応答性を実現したネットワーク同期方法と同期化回路を提供する。
【解決手段】同期パケットのマスタカウンタ値と、そのタイミングでのスレーブカウンタ値の差分から経路ジッタを算出する。直近のものを含めた複数個の経路ジッタを記憶する。記憶された複数個の経路ジッタのうち最小経路ジッタを抽出する。各経路ジッタと最小経路ジッタの差分から予測経路ジッタを形成する。スレーブカウンタ値に予測経路ジッタを加えて補正後スレーブカウンタ値を算出する。直近のものを含めた複数個の補正後スレーブカウンタ値を記憶する。直近のものを含めた複数個の同期パケットのマスタカウン値を記憶する。記憶された２つの補正後スレーブカウン値の差分と、それに対応し２つのマスタカウンタ値の差分との比から周波数偏差を算出してネットワーク同期を行う。 （もっと読む）

【課題】簡単な構成で書込／消去の制御が容易な多値のメモリセルを提供する。
【解決手段】メモリセルは、スイッチ素子と抵抗回路を有する。抵抗回路は、小さな抵抗値と大きな抵抗値に変化して保持する可変抵抗素子を有する第１回路と第２回路の並列形態で構成される。第１状態は、第１回路の第１抵抗値は、第２回路の第２抵抗値よりも小さく設定されて流れる第１電流が上記第１抵抗値により支配的に決定される。第２状態は、第１電流により第１回路の抵抗値が上第１抵抗値及び第２抵抗値よりも大きな第４抵抗値に変化し、第４抵抗値に変化した後に流れる第２電流が第２抵抗値により支配的に決定される。第３状態は、第２電流により第２回路の抵抗値が第２抵抗値よりも大きな第５抵抗値に変化する。第４抵抗値、第５抵抗値は、それに対応して流れる電流によりそれぞれ第１抵抗値と第２抵抗値に復帰可能にされる。 （もっと読む）

【課題】簡単な構成で高優先処理の高速化を実現し、使い勝手のよいデータ中継装置を提供する。
【解決手段】データ中継装置は、第１及び第２パケットをそれぞれ入力する第１及び第２入力部、優先処理決定部、選択部、及び記憶部を有する。記憶部は、第１入力部又は第２入力部により入力されたパケットの記憶動作を行う。優先処理決定部は、選択部により第１又は第２パケットのうちの一方のパケットの出力中に、第１又は第２パケットのうちの他方のパケットの要求信号があり、かつ、一方のパケットの優先度に比べて他方のパケットの優先度が高いと判定したとき、選択部を制御して一方のパケットの出力を中断し、他方のパケットの出力動作に切り替え、この出力動作後に、記憶部に記憶された一方のパケットの再出力を行う。 （もっと読む）

【課題】リード時にライトのパスが状態保持に影響せず、ライトを差動で行えるようなＳＲＡＭセルを小面積で実現する。
【解決手段】ＳＲＡＭセルは、従来の6トランジスタＳＲＡＭセルと同様に、ＮＭＯＳのドライブトランジスタMDB,MDT及びＰＭＯＳのロードトランジスタMLB,MLTを備え、電源線VDDとグランド線VSSに接続される２個のＣＭＯＳインバータを構成し、そのインバータ対のクロスカップル接続での正帰還により１ビットのデータを保持する。ビット線BLBには、2ビットで共有しているライト用トランジスタMWB2を介し、トランスファトランジスタMTBが接続される。ビット線BLT側には、トランスファトランジスタMTTを介して、リード用トランジスタMRT及びライト用トランジスタMWTが接続される。ライトのパスで隣接するセル間でトランジスタを共有することにより、トランジスタ数を削減する。 （もっと読む）