【課題】論理値の反転処理を行う回路をコアチップ側に設けることなく、ＴＳＶを含む電流パスラインのショート不良を検出する。
【解決手段】半導体装置１０は、第１及び第２の電流パスＳａ，Ｓｂと、これらとそれぞれ電気的に接続する第１及び第２のラッチ回路１００ａ，１００ｂと、第１のラッチ回路１００ａに第１のデータＤ１を供給するとともに、第２のラッチ回路１００ｂに第１のデータとは逆の論理値を有する第２のデータＤ２を供給するドライバ回路１０１と、第１のデータＤ１が第１のラッチ回路１００ａに供給され、かつ第２のデータＤ２が第２のラッチ回路１００ｂに供給されない第１の期間と、第２のデータＤ２が第２のラッチ回路１００ｂに供給され、かつ第１のデータＤ１が第１のラッチ回路１００ａに供給されない第２の期間と、が交互に繰り返されるよう、ドライバ回路１０１を制御する制御回路１０４と、モニタ回路１２０とを備える。 （もっと読む）

【課題】耐振性および耐衝撃性に優れたＳＳＤ装置を提供する。
【解決手段】ＳＳＤ装置１０は、配線基板１１と、この配線基板１１を収納する一対のケース（上側ケース１２Ａおよび下側ケース１２Ｂ）とを備えている。配線基板１１の下面には、ＮＡＮＤ型フラッシュメモリチップが封止されたＳＯＰ２１とコントローラチップが封止されたＢＧＡ２３とが実装されている。ＢＧＡ２３と下側ケース１２Ｂとの隙間に挟み込まれた、粘着性を有するゲル状シート２６は、ＳＳＤ装置１０に加わる振動や衝撃のエネルギーを緩和、吸収し、配線基板１１の撓みを抑制する。 （もっと読む）

【課題】複数の半導体チップを内蔵する半導体装置について高精度なＩＢＩＳシミュレーションモデルを簡易に抽出する方法を提供する。
【解決手段】共通の外部接続端子に接続される第１及び第２の半導体チップの第１及び第２の出力バッファの出力トランジスタを同時にトランジスタモデルとして扱ってトランジスタレベル回路シミュレーションを行い、ＩＢＩＳシミュレーションモデルにおける第１の出力バッファのＡＣ特性モデルを抽出するステップと、第１及び第２の出力バッファのトランジスタレベル回路シミュレーションモデルにおける出力容量を加算して、ＩＢＩＳシミュレーションモデルにおける第１の出力バッファの出力容量モデルを算出するステップと、ＡＣ特性モデルと、出力容量モデルと、を用いて外部接続端子から見た第１の出力バッファのＩＢＩＳシミュレーションモデルを合成するステップと、を備える。 （もっと読む）

【課題】簡単な構成で使い勝手と用途の拡大に好適なビデオエンコーダシステムを提供する。
【解決手段】外部周辺機器から入力された入力信号を受けるビデオ受信部、ビデオ信部から出力される映像信号を受けて画像圧縮信号を形成するビデオエンコーダ、ビデオ信部から出力される音声信号を受けて音声圧縮信号を形成するオーディオエンコーダ、ビデオ受信部から出力される７４．２５ＭＨｚのビデオクロックを受けて第１ＳＴＣカウンタ値を形成する第１ＳＴＣカウンタ値生成部、第１ＳＴＣカウンタ値を受けてＰＣＲを生成するＰＣＲ生成部とを有する。第１ＳＴＣカウンタ値生成部は、ビデオクロックの１１サイクル毎に４回のインクリメントを行うカウンタ動作を行ってＳＴＣカウンタ値を生成する。 （もっと読む）

【課題】テスト信号毎の専用配線を不要とし、配線領域を削減できるテスト回路を備えた半導体装置を提供する。
【解決手段】外部から供給されるテスト情報をデコーディングし、複数の信号を生成するＤＦＴデコーダ２０２と、互いに従属接続した複数のＤＦＴレジスタＤＦＴｒ０〜ＤＦＴｒｎと、複数のＤＦＴレジスタにそれぞれ対応する複数の制御回路（制御回路ＣＫＴ０〜ＣＫＴｎ）と、複数のレジスタのうちの第１のレジスタ（ＤＦＴレジスタＤＦＴｒ０）に複数の信号（シフトデータＴＳＣＡＮＤＡＴＡ）を供給するセレクタ（セレクタ１１３）と、セレクタのセレクティング回数を規定するカウンタ（９ｂｉｔカウンタ１１２）と、複数の制御回路の数に対応するクロック周期の回数を、複数のレジスタ及びカウンタに供給するシフトクロック生成回路（シフトＣＫ制御回路１１１）と、を備える。 （もっと読む）

【課題】少なくともメモリセルの情報をリフレッシュする際、グローバルビット線及びグローバルセンスアンプを動作させることなく再書き込み動作を行い、消費電流とチップ面積を低減可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、破壊読み出し型のメモリセルＭＣに接続されるローカルビット線ＬＢＬと、ローカルビット線に対応するグローバルビット線ＧＢＬと、再書き込み回路（Ｑ７、Ｑ８）を含むローカルセンスアンプＬＳＡとを備え、例えば、メモリセルＭＣに対するリフレッシュ動作時は、ローカルビット線ＬＢＬがグローバルビット線ＧＢＬに接続されない状態になって再書き込み回路（Ｑ７、Ｑ８）が動作するので、グローバルビット線ＧＢＬに信号を伝送させることなく、メモリセルＭＣへの情報の再書き込みが可能となる。 （もっと読む）

【課題】ｎ型ＦＥＴ及びｐ型ＦＥＴ（電界効果トランジスター）のうち、一方のＦＥＴの電流駆動能力の低下を抑制し、他方のＦＥＴの電流駆動能力の向上を図る。
【解決手段】ｎ型ＦＥＴ及びｐ型ＦＥＴを覆うように、第１の膜を形成する工程と、その後、ｐ型（ｎ型）ＦＥＴ上の前記第１の膜に対して、イオン注入法によって選択的に不純物を打ち込む工程とを有し、ｎ型（ｐ型）ＦＥＴのチャネル形成領域には、ｎ型（ｐ型）ＦＥＴ上の前記第１の膜によって、主として、ｎ型（ｐ型）ＦＥＴのゲート電極のゲート長方向に引張（圧縮）応力が発生しており、不純物を打ち込む工程によって、前記ｐ型（ｎ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力は、ｎ型（ｐ型）ＦＥＴのチャネル形成領域に発生する引張（圧縮）応力よりも小さくなっている。 （もっと読む）

【課題】 放熱性を改善したバイポーラトランジスタを有する半導体装置を提供することにある。
【解決手段】 複数のバイポーラトランジスタＱｕが配列される半導体装置であって、エミッタ配線Ｌ３は幅広部と細長部とを有し、細長部におけるバイポーラトランジスタ素子数が、幅広部が配置された配列の外縁に沿う方向に配列されたバイポーラトランジスタ素子数よりも少なくなるように配置する。
【効果】エミッタ配線の寄生抵抗によるエミッタ−ベース間電圧ばらつきを低減する。 （もっと読む）

【課題】センスアンプのセンスマージンを拡大する。
【解決手段】２つの素子分離領域３に隣接して各ウェル１，２にドライバトランジスタ４ａ，５ａ，４ｂ，５ｂをそれぞれ配置し、各ウェル１，２にドライバトランジスタ４ａ，５ａ，４ｂ，５ｂよりも素子分離領域３ａ，３ｂから離れた位置にクロスカップルされた２つの一対のセンストランジスタ６ａ乃至９ａ、６ｂ乃至９ｂをそれぞれ配置する。これにより、センストランジスタ６ａ乃至９ａ、６ｂ乃至９ｂと夫々対応する素子分離領域３ａ，３ｂと間に一定以上の距離が確保されることから、素子分離領域３ａ，３ｂからの距離によってトランジスタのしきい値が変化する現象の影響が低減され、その結果、夫々クロスカップルされた一対のトランジスタの特性を正確に一致させることが可能となる。 （もっと読む）

【課題】バンクごとに中間バッファの段数が異なっていても、高速動作を実現する。
【解決手段】半導体装置１は、それぞれリード時にカラムスイッチ１２ａ〜１２ｇが導通するタイミングを示す複数の第１の制御信号と、それぞれライト時にカラムスイッチ１２ａ〜１２ｇが導通するタイミングを示す複数の制御信号とを生成する制御回路２０を備える。制御回路２０は、外部からリード指示を受けてから、各メモリセルアレイ１１ａ〜１１ｆから読み出された該データがＦＩＦＯ回路１４ａへ到達するタイミングがバンク間で互いに等しくなるよう、上記複数の第１の制御信号を活性化し、各カラムスイッチ１２ａ〜１２ｇが、外部から第１のデータ入出力端子１５ａに入力されるライトデータが対応する当該カラムスイッチに到達するタイミングにマッチングするよう、上記複数の第２の制御信号を活性化する。 （もっと読む）