【課題】相補の信号によりプルアップバッファ回路とプルダウンバッファ回路を制御し、レベルシフタ関連回路をコンパクトに構成する。
【解決手段】半導体装置１０は、プルアップバッファ回路１００とプルダウンバッファ回路２００を排他的にオン・オフ制御することによりデータ端子ＤＱからデータを出力する。シリアライザ３００は、相補な内部データ信号ＤＴ１／ＤＣ１を出力する。レベルシフタ３７０は、内部データ信号ＤＴ１／ＤＣ１の電圧レベルを変換し、相補な内部データ信号ＤＴ２／ＤＣ２を同時生成する。プルアップバッファ回路１００とプルダウンバッファ回路２００は、この変換後の内部データ信号ＤＴ２／ＤＣ２により制御される。 （もっと読む）

【課題】不良電流パスの選別に要する時間を短縮する。
【解決手段】半導体装置は、それぞれ少なくとも１つの貫通電極を含み、インターフェイスチップ内に第１のノードｎ１を有する複数の電流パス１０１_Ｘと、互いに異なる複数の電圧値からなる比較電圧ＤＡＣＯＵＴを生成する比較電圧生成部１０２と、複数の電流パス１０１_Ｘそれぞれの第１のノードｎ１の電圧ＴＳＶＣ_Ｘと、比較電圧ＤＡＣＯＵＴの上記複数の電圧値それぞれとを比較し、比較の結果を示す比較結果信号ＣＭＰ_Ｘを電流パス１０１_Ｘごとに出力する比較部１０３と、比較結果信号ＣＭＰ_Ｘに応じて、複数の電流パス１０１_Ｘのそれぞれが高抵抗化しているか否かを示す結果信号ＲＥＳＬＴ_Ｘを生成する結果信号生成部１０４とを備える。 （もっと読む）

【課題】ＥＢＤに近いモデリング精度を維持しつつ、モデリングの効率を高める。
【解決手段】複数のチップ（ＣＨＩＰ１〜４）が積層され、それぞれのチップが共通の外部端子１０４に接続される積層型の半導体装置１００の設計に関する。まず、電磁界解析ツールにより、外部端子１０４とチップを接続するプリント基板配線（共通配線１０６、個別配線１０８）の電気的なパラメータを算出し、それらをＥＢＤのパラメータとして設定する。設定されたパラメータに基づいて半導体装置１００の電気的な特性をシミュレーション計算する。パラメータの計算・設定に際しては、所定の配線、たとえば、共通配線１０６や個別配線１０８などのプリント基板配線の長さを示すパラメータをゼロに設定する。 （もっと読む）

【課題】システム処理とフィルタ処理の双方の負荷を軽くすることができ、消費電力の向上や性能の向上を図ることが可能な技術を提供する。
【解決手段】デジタル・シグナル・プロセッサＤＳＰにおいて、プログラム・メモリＰＭ、プログラム・カウンタＰＣ、制御論理回路ＣＬを有し、各命令のビット・フィールド内には、命令停止フラグ情報（ＴＲＩＧ＿ＷＡＩＴ）とビット・フィールド情報（ＴＲＩＧ＿ＷＨＡＴ）とを持つ。そして、制御論理回路ＣＬは、ＴＲＩＧ＿ＷＡＩＴがクリアされている命令はそのまま実行し、次の命令処理に進み、ＴＲＩＧ＿ＷＡＩＴがセットされている命令は、ＴＲＩＧ＿ＷＨＡＴに対応する実行再開トリガ条件が成立していなければその実行を行わずに停止し、ＴＲＩＧ＿ＷＨＡＴに対応する実行再開トリガ条件が成立していればその実行を行い、次の命令処理に進む、ように制御する。 （もっと読む）

【課題】同期パケットの周期を意図的に変動させても同期精度に影響せず、ネットワークの遅延変動を測定するしくみが不要な受信側装置、およびこの受信側装置を備えた時刻同期化システムを提供する。
【解決手段】時刻同期化システムの受信側装置において、受信側装置のローカルクロック発生器のカウント値（カウンタ２２）の変化傾きが、送信側装置から受信したタイミングパケットに含まれるタイムスタンプに基づくカウント値（カウンタ１２）の変化傾きに一致するように、受信側装置のローカルクロック発生器のクロック間隔を調整し、さらに、受信側装置のローカルクロック発生器のクロックの位相を、送信側装置から受信したタイミングパケットの位相に一致するように調整する。 （もっと読む）

【課題】遅延変動量を軽減し、ビット線の遅延を良好に追跡することができる半導体記憶装置を提供する。
【解決手段】ＳＲＡＭにおいて、列方向に配置された複数のレプリカ・ビット線ｒｐｌｂｔ［０］〜［ｐ］と、レプリカ・ビット線にそれぞれ接続された複数のレプリカ・メモリセルＲＰＬＣＥＬＬと、レプリカ・ビット線にそれぞれ接続された複数のインバータＩＮＶ［０］〜［ｐ］とを有する。更に、レプリカ・ビット線同士は共通に接続され、インバータの入力端子はレプリカ・ビット線にそれぞれ接続され、インバータの出力端子同士は共通に接続されてセンスアンプイネーブル信号が生成される。そして、センスアンプイネーブル信号がセンスアンプに供給されることによって、ビット線の読み出し信号がセンスアンプにより増幅され、センスアンプの出力端子から読み出しデータが生成される。 （もっと読む）

【課題】ＤＲＡＭなどの揮発性メモリ装置に係わり、リフレッシュ時に必要な消費電力の低減を実現できる技術を提供する。
【解決手段】本コンピュータシステム１は、ＤＲＡＭ２とＣＰＵ４を含んで成り、例えばＣＰＵ４側にデータ反転制御回路１００を備える。データ反転制御回路１００は、ＤＲＡＭ２への書き込み時（ａ）のデータにおける所定幅の書込データ単位ごとに、値“１”の数が過半数かどうかを判定し、過半数である場合は、値“１”／“０”を反転処理する。またデータ反転制御回路１００は、ＤＲＡＭ２からの読み出し時（ｂ）のデータにおける所定幅の読出データ単位ごとに、上記反転状態の値“１”／“０”を反転処理して復元し、読み出しデータとする。上記構成により、ＤＲＡＭ２におけるリフレッシュ動作の対象となる値“１”が記憶されるメモリセルの数を少なくする。 （もっと読む）

【課題】貫通電極を用いた積層型の半導体装置において、被制御チップに供給する電源電圧を安定化させる。
【解決手段】基板電源端子９１Ｖが設けられたインターポーザＩＰと、一方の表面に表面バンプＦＢが設けられ、他方の表面に裏面バンプＢＢが設けられたインターフェースチップＩＦと、インターフェースチップＩＦに接続されたコアチップＣＣとを備える。インターフェースチップＩＦに設けられ、基板電源端子９１Ｖに接続された表面バンプＦＢ、裏面バンプＢＢ及びこれらを接続する貫通電極ＴＳＶ１の積層方向から見た平面的な位置は互いに一致しており、その配列ピッチＰ１よりも信号用の裏面バンプＢＢの配列ピッチＰ２の方が小さい。本発明によれば、インターポーザＩＰからコアチップへストレートに電源を供給することができることから、コアチップに供給する電源電圧を安定化させることが可能となる。 （もっと読む）

【課題】切り替えスイッチのオンオフに伴うノイズがバイアスラインに重畳するのを防ぐ。
【解決手段】バイアス電流が流れるバイアスラインＶＬと、バイアス電流の量を制御信号ＤＤに基づいて切り替える切り替えスイッチ７０と、制御信号ＤＤが供給される制御ラインとバイアスラインＶＬとの間の寄生容量を介して制御信号ＤＤの変化時に生じるバイアスラインＶＬの電位変動を相殺する相殺回路９１〜９３とを備える。本発明によれば、切り替えスイッチ７０のオンオフに伴ってバイアスラインＶＬに生じるノイズを相殺することが可能となる。 （もっと読む）

【課題】論理値の反転処理を行う回路をコアチップ側に設けることなく、ＴＳＶを含む電流パスラインのショート不良を検出する。
【解決手段】半導体装置１０は、第１及び第２の電流パスＳａ，Ｓｂと、これらとそれぞれ電気的に接続する第１及び第２のラッチ回路１００ａ，１００ｂと、第１のラッチ回路１００ａに第１のデータＤ１を供給するとともに、第２のラッチ回路１００ｂに第１のデータとは逆の論理値を有する第２のデータＤ２を供給するドライバ回路１０１と、第１のデータＤ１が第１のラッチ回路１００ａに供給され、かつ第２のデータＤ２が第２のラッチ回路１００ｂに供給されない第１の期間と、第２のデータＤ２が第２のラッチ回路１００ｂに供給され、かつ第１のデータＤ１が第１のラッチ回路１００ａに供給されない第２の期間と、が交互に繰り返されるよう、ドライバ回路１０１を制御する制御回路１０４と、モニタ回路１２０とを備える。 （もっと読む）