【課題】安定したボディ固定動作と共に、高集積化、低寄生容量化や配線容量の低減化を図ることができる、ＳＯＩ基板上に形成される半導体装置を得る。
【解決手段】ソース領域１，ドレイン領域２及びゲート電極３で形成されるＭＯＳトランジスタにおいて、ゲート一端領域及びゲート他端領域に部分分離領域１１ａ及び１１ｂが形成され、部分分離領域１１ａに隣接してタップ領域２１ａが形成され、部分分離領域１１ｂに隣接してタップ領域２１ｂが形成される。部分分離領域１１ａ，１１ｂ、タップ領域２１ａ，２１ｂ及び活性領域１，２の周辺領域は全て完全分離領域１０が形成される。 （もっと読む）

【課題】アプリケーションプログラムの完成前に、システム全体の電源回路の最適化が可能なマイクロコンピュータを提供すること。
【解決手段】本発明に係るマイクロコンピュータ１００は、ＣＰＵ１０１と、ＣＰＵ１０１に接続されたバス１０７と、バス１０７に接続される通常動作モードと、バス１０７と遮断される擬似動作モードと、を備える機能ブロック１０３Ａ〜１０３Ｃと、通常動作モードと前記擬似動作モードとのいずれかを選択するための制御信号を出力する選択回路１０２と、を備え、機能ブロック１０３Ａ〜１０３Ｃが、擬似動作モードにおいて消費電流を生成する擬似動作回路１０５Ａ〜１０５Ｃと、を備えるものである。 （もっと読む）

【課題】ワイヤの接続の信頼性を高めるとともに、タブとレジンとの剥離を抑止した半導体装置を提供する。
【解決手段】封止体２の一面に露出するタブ４，タブ吊りリード及び複数のリード７と、封止体２内に位置しタブ４の表面に接着剤５で固定される半導体素子３と、半導体素子３の電極とリード７を電気的に接続する導電性のワイヤ２５と、半導体素子３の電極と半導体素子３から外れたタブ４の表面部分を電気的に接続する導電性のワイヤ２５とを有するノンリード型の半導体装置１であって、タブ４はその外周縁が半導体素子３の外周縁よりも外側に位置するように半導体素子３よりも大きくなり、半導体素子３が固定される半導体素子固定領域と、ワイヤ２５が接続されるワイヤ接続領域との間の前記タブ４表面には、半導体素子固定領域を囲むように溝２０が設けられている。タブ４はその断面が逆台形となり、周縁はパッケージ２内に食い込んでいる。 （もっと読む）

【課題】従来の定電流生成回路は、定電流の温度変動に対する変動率を十分に抑制できない問題があった。
【解決手段】本発明の定電流生成回路は、温度に対して電圧値が変動する第１の変動電圧Ｖｆを生成する温度変動電圧生成部１０と、温度に対して第１の変動電圧Ｖｆよりも変動量が小さな基準電圧Ｖｃｏｎｓｔと、第１の変動電圧Ｖｆとに基づき第２の変動電圧Ｖｒｅｆｃを生成する変動傾き調整部１２と、温度に対して抵抗値が変動する電流設定抵抗Ｒｉを含み、第２の変動電圧Ｖｒｅｆｃと電流設定抵抗Ｒｉとに基づき出力電流を生成する電流生成部１３と、を有し、変動傾き調整部１２は、第２の変動電圧Ｖｒｅｆｃの温度に対する変動率を、温度に対する電流設定抵抗Ｒｉの抵抗値の変動率との差が予め設定された第１の規定範囲内になるように設定する。 （もっと読む）

【課題】低電源電圧が入力された際に昇圧動作を行い、高電源電圧が入力された際に該高電源電圧と同じ程度の電圧を出力する。
【解決手段】インバータ１１にＬｏ信号が入力されるとインバータ１２〜１４の出力がＬｏ信号となる。そして、トランジスタ１５がＯＮし、静電容量１６、ダイオード１７の逆バイアス容量に電源電圧ＶＣＣ２の電荷が充電され、ノードＸの電位は電源電圧ＶＣＣ２となる。続いて、インバータ１１にＨｉ信号が入力されると、トランジスタ１４ａがＯＮし、ノードＸとノードＸ’との電位が略同じとなる。インバータ１３を構成するＰチャネルＭＯＳトランジスタがＯＮし、静電容量１６の容量カップリングによりノードＸ，Ｘ’が昇圧されて出力される。ここで、ダイオード１７は、電源電圧ＶＣＣ１が高電圧領域の電圧レベルの際には、電源電圧ＶＣＣ１の電圧レベルがダイオード１７を介して直流的に出力される。 （もっと読む）

【課題】めっき膜の成膜が進んでも、被めっき面の表面電位と所望する表面電位との誤差が生じることを抑制できる半導体装置の製造方法を提供する。
【解決手段】この半導体装置の製造方法は、半導体基板１に形成されたシード膜２０を、めっき液３２に接触させる工程と、シード膜２０にカソード電極５４を接続し、シード膜２０とめっき液３２中のアノード電極４０との間で電流を流すことにより、シード膜２０上にめっき膜２２を形成する工程と、を備え、めっき膜２２を形成する工程において、めっき液２０中に挿入された参照電極３４とカソード電極５４との間の電位差、またはカソード電極５４とアノード電極４０の電位差を、時間の経過と共に徐々に下げる工程を有する。 （もっと読む）

【課題】歩留まりに優れた半導体装置を提供する。
【解決手段】ゲート電極１４０は素子形成領域１０４に形成されている。サイドウォール層１６０は、ゲート電極１４０の側壁を覆っている。拡散領域１７０は素子形成領域１０４に位置する基板１００に形成され、トランジスタ１１０のソース及びドレインとなる。絶縁層２００は、素子形成領域１０４上、及びゲート電極１４０上に形成されている。コンタクト２１０は絶縁層２００に形成され、拡散領域１７０に接続している。ゲート電極１４０のうちコンタクト２１０と隣に位置する部分は、サイドウォール層１６０より低く形成されている。絶縁層２００は、ゲート電極１４０のうちコンタクト２１０と隣に位置する部分上かつ、サイドウォール層１６０同士の間に形成されている間隙に埋設される。 （もっと読む）

【課題】オフセット調整差動増幅回路において、オフセット調整値を温度に対して安定して維持することを提供する。
【解決手段】オフセット調整差動増幅回路は、差動対を構成する第１、第２のＭＯＳトランジスタＭ１、Ｍ２と、第１のＭＯＳトランジスタＭ１のソースに一端が接続される第１の抵抗Ｒ１と、第２のＭＯＳトランジスタＭ２のソースに一端が接続され、第１の抵抗Ｒ１の他端に他端が接続される第２の抵抗Ｒ２と、第１、第２の抵抗Ｒ１、Ｒ２の接続点と第１の電源端子との間に接続され、差動対の動作電流を供給する電流源Ｍ６と、第１のＭＯＳトランジスタＭ１のソースにソースが接続され、第２の電源端子にドレインが接続され、ゲートにオフセット調整電圧ＶＴが与えられ、第１の抵抗Ｒ１の両端に生じる電圧を調節するオフセット調整電流Ｉ７をオフセット調整電圧ＶＴに応じて制御する第３のＭＯＳトランジスタＭ７と、を有する。 （もっと読む）

【課題】回路規模を増大させず、ノイズ等の影響により不正規な波形となったデータストローブ信号ＤＱＳを排除し、正常なデータアクセスを可能とするメモリインターフェイス制御回路の提供が望まれる。
【解決手段】メモリインターフェイス制御回路は、ＤＤＲ ＳＤＲＡＭがデータを転送するタイミングを通知するデータストローブ信号を受け付け、データストローブ信号に異常波形が検出された場合にはデータ初期化信号を出力するデータストローブ信号検証回路と、データストローブ信号が活性化した際に、ＤＤＲ ＳＤＲＡＭから出力されるデータ信号を保持し、データ初期化信号を受け付けた場合には保持したデータの初期化を行なう保持回路と、保持回路が出力するデータを一時的に取り込み、取り込んだデータを外部に出力するＦＩＦＯ回路と、を備える。 （もっと読む）

【課題】低誘電率の層間絶縁膜を有する半導体チップを用いた半導体装置を提供する。
【解決手段】コア基板１１と、第１ビルドアップ基板１２ａ，１２ｂおよび第２ビルドアップ基板１２ｃ，１２ｄの絶縁層の各々には、ガラスクロスを含有する樹脂層を用いている。半導体チップ２２は、シリコン基板上に形成された半導体素子と、半導体素子上に形成されたＳｉＯ_２膜と、ＳｉＯ_２膜上に形成された配線層及びＳｉＯ_２膜より低誘電率の層間絶縁膜と、配線層及び層間絶縁膜上に形成された複数のパッド電極とを有し、複数のパッド電極は、コア基板１１と複数の第１バンプ電極を介して接続される。 （もっと読む）