オフセット調整差動増幅回路
【課題】オフセット調整差動増幅回路において、オフセット調整値を温度に対して安定して維持することを提供する。
【解決手段】オフセット調整差動増幅回路は、差動対を構成する第１、第２のＭＯＳトランジスタＭ１、Ｍ２と、第１のＭＯＳトランジスタＭ１のソースに一端が接続される第１の抵抗Ｒ１と、第２のＭＯＳトランジスタＭ２のソースに一端が接続され、第１の抵抗Ｒ１の他端に他端が接続される第２の抵抗Ｒ２と、第１、第２の抵抗Ｒ１、Ｒ２の接続点と第１の電源端子との間に接続され、差動対の動作電流を供給する電流源Ｍ６と、第１のＭＯＳトランジスタＭ１のソースにソースが接続され、第２の電源端子にドレインが接続され、ゲートにオフセット調整電圧ＶＴが与えられ、第１の抵抗Ｒ１の両端に生じる電圧を調節するオフセット調整電流Ｉ７をオフセット調整電圧ＶＴに応じて制御する第３のＭＯＳトランジスタＭ７と、を有する。
【解決手段】オフセット調整差動増幅回路は、差動対を構成する第１、第２のＭＯＳトランジスタＭ１、Ｍ２と、第１のＭＯＳトランジスタＭ１のソースに一端が接続される第１の抵抗Ｒ１と、第２のＭＯＳトランジスタＭ２のソースに一端が接続され、第１の抵抗Ｒ１の他端に他端が接続される第２の抵抗Ｒ２と、第１、第２の抵抗Ｒ１、Ｒ２の接続点と第１の電源端子との間に接続され、差動対の動作電流を供給する電流源Ｍ６と、第１のＭＯＳトランジスタＭ１のソースにソースが接続され、第２の電源端子にドレインが接続され、ゲートにオフセット調整電圧ＶＴが与えられ、第１の抵抗Ｒ１の両端に生じる電圧を調節するオフセット調整電流Ｉ７をオフセット調整電圧ＶＴに応じて制御する第３のＭＯＳトランジスタＭ７と、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はオフセット調整差動増幅回路に関し、特にオフセット調整電圧の電圧レベルに応じて差動増幅回路の入力オフセット電圧を調節するオフセット調整差動増幅回路に関する。
【背景技術】
【０００２】
差動増幅回路（以下、場合に応じてオペアンプと称す）は、入力信号が入力される入力段回路と、電力増幅回路や位相補償回路等を備える後段回路とを有する。ここで、入力段回路に関する特性は、差動増幅回路の全体の特性によって支配されるので重要である。差動増幅回路では、理想的には差動入力電圧が零の場合に出力電圧が零となるはずであるが、現実には、オフセット電圧と呼ばれる誤差が発生し、例えば、プラス（非反転）入力電圧がマイナス（反転）入力電圧よりも１０ｍＶ高い場合に出力電圧が零となれば、オフセット電圧が＋１０ｍＶであると定義される。オフセット電圧は、例えば、一般的な差動増幅回路では−１５ｍＶ〜＋１５ｍＶ程度の範囲に分布することが多いが、当然ながらこの分布範囲は０ｍＶを中心に狭い程、精度の良い信号増幅のためには望ましい。
【０００３】
一般的なオペアンプＩＣ（Integrated Circuit）や大規模回路が搭載されるＬＳＩ（Large Scale Integrated circuit）で用いられるオペアンプ等においては、こうしたオフセット電圧を抑制するためにＩＣの外部入力によって、或いは、製造時に内部においてオフセット電圧を調整するための機能を備えているものがある。オフセット電圧調整機能は調整可能なオフセット電圧の範囲が広い方が望ましい。しかし、一方では、調整結果が安定して維持されなければならない課題がある。オフセット調整差動増幅回路において両者は互いに相反する条件である。
【０００４】
ここで特許文献１に、オフセット調整差動増幅回路の一例として差動段電圧オフセットトリム回路が開示されている。この特許文献１に記載の差動段電圧オフセットトリム回路１００の回路図を図４に示し、差動段電圧オフセットトリム回路１００について説明する。なお、図４に示した差動段電圧オフセットトリム回路１００は、特許文献１の図１ｃに記載化された回路と等価なものである。図４に示した差動段電圧オフセットトリム回路１００は、特許文献１の図１ｃに記載された回路において「Ｉｔａｉｌ／２＋Ｉｔｒｉｍ」と記載された電流源と、「Ｉｔａｉｌ／２−Ｉｔｒｉｍ」と記載された電流源と、をＮ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、以下ＮＭＯＳトランジスタと称す）Ｍ３〜Ｍ５により置き換えたものである。ＮＭＯＳトランジスタＭ３、Ｍ４のゲートには、バイアス電圧ＶＢが印加され、ＮＭＯＳトランジスタＭ５のゲートには、オフセット調整電圧ＶＴが印加される。
【０００５】
なお、差動段電圧オフセットトリム回路１００では、ＮＭＯＳトランジスタＭ１、Ｍ２が差動対を構成するトランジスタである。また、ＮＭＯＳトランジスタＭ１のソースとＮＭＯＳトランジスタＭ２のソースとは抵抗Ｒ０を介して接続される。差動産オフセットトリム回路１００では、ＮＭＯＳトランジスタＭ１、Ｍ２が出力する電流Ｉ１、Ｉ２を入力電流として同相帰還作用により電流を電圧へ変化させる能動負荷回路としてＰ型のＭＯＳＦＥＴ（以下、ＰＭＯＳトランジスタと称す）２が設けられるが、本願発明とは関連する部分ではなく、説明を省略しても一向に差し支えなく、却って本質とは関係のない要素を排除し論点を明確化している。
【０００６】
ここで、差動段電圧オフセットトリム回路１００の動作について簡単に説明する。差動段電圧オフセットトリム回路１００では、ＮＭＯＳトランジスタＭ５がオフセット調整電圧ＶＴの電圧レベルに応じて生成する電流Ｉ５により、電流源における「Ｉｔｒｉｍ」の大きさを調節する。このＩｔｒｉｍの大きさに応じてＮＭＯＳトランジスタＭ１、Ｍ２のソース電圧に電圧差が生じる。そして、このソース電圧の電圧差に応じて差動段の入力端子間に生じるオフセット電圧を調整する。なお、差動段電圧オフセットトリム回路１００の詳細な動作は、本願発明の課題とも関連するものであるため、詳しくは後述する。
【０００７】
このように、差動入力段を構成するトランジスタのソース電圧を制御することで、差動増幅回路の特性を制御することが可能である。そこで、他の例として、バイポーラトランジスタのエミッタ電圧を調節することで、差動増幅回路の利得を制御する例について説明する。特許文献２には、バイポーラトランジスタのエミッタ電圧を調節することで利得制御を行う技術が開示されている。特許文献２の可変利得増幅回路は、ＮＰＮトランジスタＱ１０、Ｑ１１により差動対を構成する。そして、ＮＰＮトランジスタＱ１０、Ｑ１１のエミッタ間を抵抗Ｒ１１、Ｒ１２を介して接続し、抵抗Ｒ１１と抵抗Ｒ１２との間から動作電流を供給する。また、ＮＰＮトランジスタＱ１１のエミッタにエミッタが接続されるＮＰＮトランジスタＱ１２を設ける。なお、ＮＰＮトランジスタＱ１０、Ｑ１２のコレクタは、電源電圧ＶＣＣが供給される電源配線に接続され、ＮＰＮトランジスタＱ１１のコレクタは、負荷抵抗Ｒ１３を介して電源配線に接続される。特許文献２の可変利得増幅回路は、負荷抵抗Ｒ１３に流れる電流に応じて出力電圧Ｖｏｕｔを生成する。
【０００８】
このとき、特許文献２の可変利得増幅回路では、ＮＰＮトランジスタＱ１２を介して流れる制御電流をＮＰＮトランジスタＱ１１のエミッタに与える。そして、特許文献２の可変利得増幅回路は、当該制御電流の大きさを可変することで、ＮＰＮトランジスタＱ１１を介して流れる電流の最大値を可変する。これにより、特許文献２の可変利得増幅回路は、入力電圧Ｖｉｎの大きさに対する可変出力電圧Ｖｏｕｔの大きさ、つまり、利得を制御する。
【０００９】
しかしながら、特許文献２では、可変利得増幅回路において利得を調整するとＮＰＮトランジスタＱ１０、Ｑ１１のエミッタ電圧に差が生じ、オフセット電圧が拡大するおそれがあり、オフセット電圧の調節を行うことはできない。さらに、この特許文献２では、オフセット電圧が調整できること、及び、オフセット電圧の調整方法については何等開示されていない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特表２００７−５３１４５９号公報
【特許文献２】特開平０９−２１４２６３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本願発明が解決しようとする課題を説明するために、まず、特許文献１に記載の差動段電圧オフセットトリム回路１００の詳細な動作について説明する。なお、以下の説明は、差動段電圧オフセットトリム回路１００における課題を説明するために本願発明者が考えたものである。
【００１２】
まず、差動段電圧オフセットトリム回路１００の分析を行うに当たり、分析に用いる式において用いる記号について以下のように定義する。ＮＭＯＳトランジスタＭ１、Ｍ２について、それぞれキャリア（ＮＭＯＳトランジスタの場合、電子）の移動度をμ１、μ２、単位面積当たりのゲート酸化膜容量をＣｏｘ１、Ｃｏｘ２、ゲート幅をＷ１、Ｗ２、ゲート長をＬ１、Ｌ２、閾値電圧をＶｔｈ１、Ｖｔｈ２とする。また、ＮＭＯＳトランジスタＭ１〜Ｍ５はすべて飽和領域で動作し、かつ、基盤バイアス効果、アーリー効果、短チャネル効果等の影響は無視できるものとする。さらに、Ｉ０は抵抗Ｒ０に流れる電流Ｉ１〜Ｉ５は、それぞれＮＭＯＳトランジスタＭ１〜Ｍ５のドレイン電流、Ｖ１、Ｖ２はＮＭＯＳトランジスタＭ１、Ｍ２のゲート電圧、Ｖ３はトランジスタＭ１のソース電圧及びＮＭＯＳトランジスタＭ３のドレイン電圧、Ｖ４はＮＭＯＳトランジスタＭ２のソース電圧及びＮＭＯＳトランジスタＭ４のドレイン電圧であるとする。なお、式を簡単化するために、β１＝μ１・Ｃｏｘ１・Ｗ１／Ｌ１、β２＝μ２・Ｃｏｘ２・Ｗ２／Ｌ２であると定義する。
【００１３】
まず、差動段電圧オフセットトリム回路１００のオフセット電圧Ｖ１−Ｖ２について求める。電圧Ｖ１〜Ｖ４、電流Ｉ１〜Ｉ５の関係は、式（１）〜式（４）により現すことができる。
【数１】
【数２】
【数３】
【数４】
ここで、式（１）、式（２）を変形することで式（１）'、式（２）'を得ることができる。
【数５】
【数６】
そして、式（１）'と式（２）'の両辺をそれぞれ引くと式（５）が得られる。
【数７】
この式（５）に式（４）を代入すると式（６）が得られる。
【数８】
さらに、式（６）に式（３）を代入すると式（７）が得られる。
【数９】
【００１４】
この式（７）から、オフセット電圧（Ｖ１−Ｖ２）は、電流Ｉ１、Ｉ２、Ｉ４に変化がない場合、電流Ｉ５の増減に応じて増減することがわかる。また、式（７）に現されている変数は正の値しかとることはないが、電流Ｉ２、Ｉ４、Ｉ５の値の設定によっては、オフセット電圧（Ｖ１−Ｖ２）を正の値と負の値のいずれに設定することもできる。
【００１５】
続いて、差動段電圧オフセットトリム回路１００において、オフセット電圧が発生している場合について説明する。ここでは、オフセット電圧がＮＭＯＳトランジスタＭ１、Ｍ２の閾値電圧Ｖｔｈ１、Ｖｔｈ２の差に起因して発生している場合を考える。なお、ＮＭＯＳトランジスタＭ１、Ｍ２のβ１、β２は理想通りに等しいと仮定する。また、差動段電圧オフセットトリム回路１００の差動出力電流が零であると仮定する。つまり、電流Ｉ１、Ｉ２が式（８）の関係を有すると仮定する。
【数１０】
この式（８）の関係に基づき式（３）を変形すると式（９）が得られる。
【数１１】
そして、式（９）及びβ１とβ２とが等しいという関係を式（７）に適用すると式（１０）を得ることができる。
【数１２】
【００１６】
差動段電圧オフセットトリム回路１００の理想的な動作は、差動入力電圧が零の場合に差動電流出力が零の場合、即ち、Ｖ１＝Ｖ２の場合に差動出力電流について式（８）が成立することである。そこで、Ｖ１＝Ｖ２の関係と式（８）の関係を式（１０）に適用すると式（１１）を得ることができる。
【数１３】
【００１７】
この式（１１）から、差動段電圧オフセットトリム回路１００では、抵抗Ｒ０若しくは電流Ｉ５の値を可変してこの式を満たすことによりオフセット電圧を零とできることがわかる。例えば、ＬＳＩ上で構成されるオペアンプにおいては、抵抗Ｒ０の抵抗値を可変することは大掛かりになるが、ＮＭＯＳトランジスタＭ５の出力電流である電流Ｉ５を可変することはオフセット調整電圧ＶＴを可変すれば良く、比較的容易である。さらに、電流Ｉ３を電流Ｉ４よりも大きく設定することにより、閾値電圧Ｖｔｈ１、Ｖｔｈ２の差が正の場合と負の場合のいずれにも対応可能であることが式（１１）よりわかる。
【００１８】
以上の分析は、説明をわかり易くするために差動段電圧オフセットトリム回路においてオフセット電圧が生じる原因がＮＭＯＳトランジスタＭ１、Ｍ２の閾値電圧の差であると仮定した。しかし、当然ながらオフセット電圧の原因はＮＭＯＳトランジスタＭ１、Ｍ２のキャリアの移動度、ゲート酸化膜容量、ゲート幅、ゲート長のいずれの違いが原因となっても発生する。これらが原因の場合は式（１０）においてβ１とβ２とが等しいとせずに計算すれば良い。この分析は以上の結果を参考にすれば同様に行えるため、ここでは詳細を省略する。
【００１９】
しかしながら、差動段電圧オフセットトリム回路１００では、オフセット調整を行うための状態を維持することが困難であるという問題がある。具体的には、式（１１）における電流Ｉ５の値を安定に維持することが困難であるという問題がある。電流Ｉ５を出力するＮＭＯＳトランジスタＭ５において式（１）及び式（２）を得る場合と同様の前提を仮定すると式（１２）を得ることができる。ＮＭＯＳトランジスタＭ５は、ソース接地回路を構成しているため、オフセット調整電圧を与えて電流Ｉ５を得る動作方法は、これ以外に存在しない。
【数１４】
【００２０】
式（１２）において、オフセット調整電圧ＶＴが安定的に与えられたとしても、ＮＭＯＳトランジスタＭ５の閾値電圧Ｖｔｈ５やβ５は、例えば、回路の動作環境温度によって大きく変動するため、電流Ｉ５も温度変動に対して大きな影響を受ける問題がある。以下、この理由を詳細に示す。まず、式（１２）の両辺を絶対温度Ｔで微分すると式（１１）を得ることができる。ただし、オフセット調整電圧ＶＴは、外部から与えられる変数であるため、ここでは絶対温度Ｔに対して定数として扱う。
【数１５】
【００２１】
ここで、例えば、絶対温度Ｔが３００［Ｋ］である場合のＮＭＯＳトランジスタの閾値電圧Ｖｔｈは式（１４）により得られる。
【数１６】
一般的に、ＮＭＯＳトランジスタの単位面積当たりのゲート酸化膜容量Ｃｏｘは、温度依存性を持たないとして良い。よって、βの温度特性は電子の移動度μの温度特性と等しい。すると、βの温度依存性は、電子の移動度μに関して、絶対温度Ｒ［Ｋ］における値をμＲとすることができる。つまり、βの温度依存性は式（１５）で現すことができる。
【数１７】
さらに、絶対温度Ｒを３００［Ｋ］を基準として考えると式（１５）は式（１６）を得ることができる。
【数１８】
【００２２】
式（１３）によると、電流Ｉ５の温度依存性を少なくするためには、式（１３）の右辺が零である必要がある。即ち、式（１３）の右辺の第１項と第２項とが等しくなる必要がある。ところが、式（１４）と式（１６）との結果より、式（１３）の右辺は、第１項の値と第２項の値とがまちまちであり、両者が一致する可能性があったとしても、β５、オフセット調整電圧ＶＴ、閾値電圧Ｖｔｈ５が都合良く揃った特定の場合に限られることがわかる。よって、差動段電圧オフセットトリム回路１００においては、オフセット調整のために印加されるオフセット調整電圧ＶＴに対して、オフセット調整結果である電流Ｉ５を安定して維持することが困難であることがわかる。これは、オフセット調整電圧ＶＴがグランドを基準とした絶対値としてＮＭＯＳトランジスタＭ５に与えられるために避けられない問題である。
【課題を解決するための手段】
【００２３】
本発明にかかるオフセット調整差動増幅回路の一態様は、差動対を構成する第１、第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのソースに一端が接続される第１の抵抗と、前記第２のＭＯＳトランジスタのソースに一端が接続され、前記第１の抵抗の他端に他端が接続される第２の抵抗と、前記第１、第２の抵抗の接続点と第１の電源端子との間に接続され、前記差動対の動作電流を供給する電流源と、前記第１のＭＯＳトランジスタのソースにソースが接続され、第２の電源端子にドレインが接続され、ゲートにオフセット調整電圧が与えられ、前記第１の抵抗の両端に生じる電圧を調節するオフセット調整電流を前記オフセット調整電圧に応じて制御する第３のＭＯＳトランジスタと、を有する。
【００２４】
本発明にかかるオフセット調整差動増幅回路によれば、オフセット調整電流を制御する第３のＭＯＳトランジスタのソースと、差動対を構成する第１のＭＯＳトランジスタのソースと、が互いに接続される。そのため、オフセット調整電圧として温度に対して安定した電圧を入力したとしても、オフセット調整電流を安定に維持し、オフセット調整値を安定させることができる。
【発明の効果】
【００２５】
本発明にかかるオフセット調整差動増幅回路によれば、オフセット調整値を温度に対して安定して維持することができる。
【図面の簡単な説明】
【００２６】
【図１】実施の形態１にかかるオフセット調整差動増幅回路の回路図である。
【図２】実施の形態２にかかるオフセット調整差動増幅回路の回路図である。
【図３】実施の形態３にかかるオフセット調整差動増幅回路の回路図である。
【図４】特許文献１に記載の差動段電圧オフセットトリム回路の回路図である。
【発明を実施するための形態】
【００２７】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に実施の形態１にかかるオフセット調整差動増幅回路の回路図を示す。図１では、本願発明についてより明確に説明を行うために、オフセット調整差動増幅回路の差動入力段のみの回路を示したが、差動増幅回路を構成するためには、この差動入力段の後段に差動入力段が出力する差動電流を増幅する電力増幅回路或いは電流増幅回路を接続する必要がある。なお、以下では、図１に示した差動入力段をオフセット調整差動増幅回路１と称して説明を行う。
【００２８】
図１に示すように、オフセット調整差動増幅回路１は、ＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ６、Ｍ７、抵抗Ｒ１、Ｒ２を有する。ここで、ＮＭＯＳトランジスタＭ１は第１のＭＯＳトランジスタに相当し、ＮＭＯＳトランジスタＭ２は第２のＭＯＳトランジスタに相当し、ＮＭＯＳトランジスタＭ７は第３のＭＯＳトランジスタに相当する。また、抵抗Ｒ１は第１の抵抗に相当し、抵抗Ｒ２は第２の抵抗に相当する。
【００２９】
ＮＭＯＳトランジスタＭ１、Ｍ２は、差動対を構成する。ＮＭＯＳトランジスタＭ１のゲートには電圧Ｖ１が入力され、ＮＭＯＳトランジスタＭ２には電圧Ｖ２が入力される。ＮＭＯＳトランジスタＭ１のドレインからは電圧Ｖ１、Ｖ２の電圧差（Ｖ１−Ｖ２）に応じて変動する第１の電流（例えば、Ｉ１）が出力される。ＮＭＯＳトランジスタＭ２のドレインからは電圧Ｖ１、Ｖ２の電圧差（Ｖ２−Ｖ１）に応じて第１の電流とは逆相の変動を示す第２の電流（例えば、電流Ｉ２）が出力される。
【００３０】
抵抗Ｒ１は、ＮＭＯＳトランジスタＭ１のソースに一端が接続される。抵抗Ｒ２は、ＮＭＯＳトランジスタＭ２のソースに一端が接続され、抵抗Ｒ１の他端に他端が接続される。つまり、抵抗Ｒ１、Ｒ２は、ＮＭＯＳトランジスタＭ１、Ｍ２のソース間に直列に接続される。この抵抗Ｒ１、Ｒ２は、後述するオフセット電圧調整を簡単にするためには同一の抵抗値に設定されることが好ましい。
【００３１】
ＮＭＯＳトランジスタＭ６は、抵抗Ｒ１、Ｒ２の接続点と第１の電源端子（例えば、低電位側電源端子）との間に接続され、差動対の動作電流を供給する電流源として動作する。ＮＭＯＳトランジスタＭ６のゲートには、バイアス電圧ＶＢが与えられ、バイアス電圧ＶＢの大きさに応じて動作電流（例えば電流Ｉ６）を出力する。ＮＭＯＳトランジスタＭ６のソースは接地端子に接続され、ドレインは抵抗Ｒ１、Ｒ２の接続点に接続される。
【００３２】
ＮＭＯＳトランジスタＭ７は、ＮＭＯＳトランジスタＭ１のソースにソースが接続され、第２の電源端子（例えば、高電位側電源端子）にドレインが接続され、ゲートにオフセット調整電圧ＶＴが与えられる。そして、ＮＭＯＳトランジスタＭ７は、抵抗Ｒ１の両端に生じる電圧を調節するオフセット調整電流（例えば、電流Ｉ７）をオフセット調整電圧ＶＴに応じて制御する。
【００３３】
続いて、実施の形態１にかかるオフセット調整差動増幅回路１の動作について説明する。以下の説明では、前提条件として以下の条件を定義する。ＮＭＯＳトランジスタＭ１、Ｍ２について、それぞれキャリア（ＮＭＯＳトランジスタの場合、電子）の移動度をμ１、μ２、単位面積当たりのゲート酸化膜容量をＣｏｘ１、Ｃｏｘ２、ゲート幅をＷ１、Ｗ２、ゲート長をＬ１、Ｌ２、閾値電圧をＶｔｈ１、Ｖｔｈ２とする。また、ＮＭＯＳトランジスタＭ１〜Ｍ５はすべて飽和領域で動作し、かつ、基盤バイアス効果、アーリー効果、短チャネル効果等の影響は無視できるものとする。さらに、電流Ｉ１、Ｉ２、Ｉ６、Ｉ７は、それぞれＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ６、Ｍ７のドレイン電流、Ｖ１、Ｖ２はＮＭＯＳトランジスタＭ１、Ｍ２のゲート電圧、Ｖ３はトランジスタＭ１のソース電圧、Ｖ４はＮＭＯＳトランジスタＭ２のソース電圧であるとする。なお、式を簡単化するために、β１＝μ１・Ｃｏｘ１・Ｗ１／Ｌ１、β２＝μ２・Ｃｏｘ２・Ｗ２／Ｌ２であると定義する。
【００３４】
まず、オフセット差動増幅回路１のオフセット電圧Ｖ１−Ｖ２について求める。電圧Ｖ１〜Ｖ４、電流Ｉ１、Ｉ２、Ｉ６の関係は、式（１７）〜式（２０）により現すことができる。
【数１９】
【数２０】
【数２１】
【数２２】
ここで、式（１７）、式（１８）を変形することで式（１７）'、式（１８）'を得ることができる。
【数２３】
【数２４】
【００３５】
そして、式（１７）'式と式（１８）'の両辺をそれぞれ引くと式（２１）が得られる。
【数２５】
この（２１）式に（２０）式を代入すると（２２）式が得られる。
【数２６】
【００３６】
この式（２２）から、オフセット電圧（Ｖ１−Ｖ２）は、電流Ｉ１、Ｉ２に変化がない場合、電流Ｉ７の増減に応じて増減することがわかる。また、式（２２）に現されている変数は正の値しかとることはないが、電流Ｉ２、Ｉ４、Ｉ５の値の設定によっては、オフセット電圧（Ｖ１−Ｖ２）を正の値と負の値のいずれに設定することもできる。
【００３７】
続いて、オフセット調整差増増幅回路１において、オフセット電圧が発生している場合について説明する。ここでは、オフセット電圧がＮＭＯＳトランジスタＭ１、Ｍ２の閾値電圧Ｖｔｈ１、Ｖｔｈ２の差に起因して発生している場合を考える。なお、ＮＭＯＳトランジスタＭ１、Ｍ２のβ１、β２は理想通りに等しいと仮定する。また、差動段電圧オフセットトリム回路１００の差動出力電流が零であると仮定する。つまり、電流Ｉ１、Ｉ２が式（２３）の関係を有すると仮定する。
【数２７】
この式（２３）式の関係に基づき式（１９）を変形すると式（２４）が得られる。
【数２８】
そして、（２４）式及びβ１とβ２とが等しいという関係を（２２）式に適用すると式（２５）式を得ることができる。
【数２９】
【００３８】
オフセット調整差動増幅回路１の理想的な動作は、差動入力電圧が零の場合に差動電流出力が零の場合、即ち、Ｖ１＝Ｖ２の場合に差動出力電流について式（２３）が成立することである。そこで、Ｖ１＝Ｖ２の関係と式（２３）の関係を式（２５）に適用すると式（２６）を得ることができる。
【数３０】
【００３９】
この式（２６）から、オフセット調整差動増幅回路１では、抵抗Ｒ１、Ｒ２若しくは電流Ｉ７の値を可変してこの式を満たすことによりオフセット電圧を零とできることがわかる。例えば、ＬＳＩ上で構成されるオペアンプにおいては、抵抗Ｒ１、Ｒ２の抵抗値を可変することは大掛かりになるが、ＮＭＯＳトランジスタＭ７の出力電流である電流Ｉ７を可変することはオフセット調整電圧ＶＴを可変すれば良く、比較的容易である。さらに、Ｒ２×Ｉ２をＲ１×（Ｉ６／２）よりも大きく設定することにより、閾値電圧Ｖｔｈ１、Ｖｔｈ２の差が正の場合と負の場合のいずれにも対応可能であることが（２６）式よりわかる。
【００４０】
続いて、実施の形態１にかかるオフセット調整差動増幅回路１では、オフセット調整のために印加されるオフセット調整電圧ＶＴが与えられている場合に、オフセット調整の結果である電流Ｉ７を安定に維持することができる。そこで、この電流Ｉ７が安定する原理について説明する。そこで、電流Ｉ７を出力するＮＭＯＳトランジスタＭ７において式（１７）及び式（１８）を得る場合と同様の前提を仮定すると式（２７）を得ることができる。
【数３１】
そして、式（２７）を変形すると式（２７）'が得られる。
【数３２】
さらに、式（１７）'と式（２８）'の両辺をそれぞれ引くと式（２８）が得られる。
【数３３】
【００４１】
続いて、式（２８）の両辺を絶対温度Ｔで微分すると式（２９）が得られる。ただし、オフセット調整電圧ＶＴ、電圧Ｖ１、Ｖ２は、外部から与えられる変数であるため、ここでは絶対温度Ｔに対して定数として扱う。
【数３４】
【００４２】
ここで、β１、β７及び閾値電圧Ｖｔｈ１、Ｖｔｈ７は、それぞれＮＭＯＳトランジスタＭ１、Ｍ７の素子特性を示す変数である。式（２５）の導出で用いた仮定と同様に、β１、β７及び閾値電圧Ｖｔｈ１、Ｖｔｈ７は、それぞれ等しいことが好ましい。そのため、回路設計において、また、回路をＬＳＩ上で構成する場合にはレイアウト設計においても、この特性が実現されるように配慮されるのが一般的である。ところが、実際には素子の相対精度が高くとるＬＳＩ上で構成した場合でも、素子同士の相対精度が完全に一致することは難しく、例えば、１／１００〜１／１０００程度の誤差が生じる。それでも式（１３）と比較するならば式（２９）においては右辺が概略零となる可能性が高い、或いは概略零とならなくても非零である誤差は大変少ない。確認のために、式（２９）においてβ１、β７の温度特性と、Ｖｔｈ１、Ｖｔｈ７の温度特性と、がそれぞれ等しいとすると、式（３０）の関係が得られる。
【数３５】
そして、式（３０）の関係式を式（２９）に代入すると式（３１）が導き出される。
【数３６】
【００４３】
この式（３１）から、実施の形態１にかかるオフセット調整差動増幅回路１では、オフセット調整のために印加されるオフセット調整電圧ＶＴに対してオフセット調整の結果である電流Ｉ７を安定（温度に対して安定）に維持することが容易になっていることがわかる。これはＮＭＯＳトランジスタＭ７がＮＭＯＳトランジスタＭ１とソースが共通に接続されているため、オフセット調整電圧ＶＴが電圧Ｖ１を基準とした相対値としてＮＭＯＳトランジスタＭ７に与えられるために可能となる作用である。
【００４４】
上記説明より、実施の形態１にかかるオフセット調整増幅回路１では、オフセット調整のために印加されているオフセット調整電圧に対して、オフセット調整結果である電流Ｉ７を安定させることができる。
【００４５】
実施の形態２
実施の形態２では、オフセット調整差動増幅回路の応用例について説明する。実施の形態２では、実施の形態１において説明したオフセット調整差動増幅回路１の差動入力段を含むオフセット調整差動増幅回路２を用いる。このオフセット調整差動増幅回路２の回路図を図２に示す。図２に示すように、オフセット調整差動増幅回路２は、増幅器ＯＡ、抵抗Ｒ３、Ｒ４、電圧源ＶＲ、Ｖａｄｊを有する。
【００４６】
増幅器ＯＡは、オフセット調整差動増幅回路１の差動入力段を含む差動増幅回路である。増幅器ＯＡは、非反転入力端子、反転入力端子、出力端子、オフセット調整電圧入力端子を有する。図２に示した例では、非反転入力端子には電圧Ｖ１が入力される。つまり、非反転入力端子は、図１に示したオフセット調整差動増幅回路１のＮＭＯＳトランジスタＭ２のゲートに相当する。反転入力端子は、図１に示したオフセット調整差動増幅回路１のＮＭＯＳトランジスタＭ１のゲートに相当する。オフセット調整電圧入力端子は、図１に示したオフセット調整差動増幅回路１のＮＭＯＳトランジスタＭ７のゲートに相当する。出力端子は、図１に示してはいないが、オフセット調整差動増幅回路１の差動入力段の後段に設けられる電力増幅回路或いは電流増幅回路の出力端子に相当する。
【００４７】
抵抗Ｒ３の一端には入力電圧Ｖｉｎが入力され、抵抗Ｒ３の他端はオフセット調整差動増幅回路２の反転入力端子に接続される。抵抗Ｒ４の一端は反転入力端子に接続され、抵抗Ｒ４の他端はオフセット調整差動増幅回路２の出力端子に接続される。電圧源ＶＲは、負極が接地端子に接続され、正極がオフセット調整差動増幅回路２の非反転入力端子に接続される。電圧源ＶＲは、定電圧源であり、基準電圧ＶＲを生成する。電圧源Ｖａｄｊは、負極が電圧源ＶＲの正極に接続され、正極がオフセット調整電圧入力端子に接続される。電圧源Ｖａｄｊが生成する電圧は、式（２８）におけるＶ１−ＶＴに相当する電圧を生成する。
【００４８】
図２に示したオフセット調整差動増幅回路２は、増幅器ＯＡを用いて反転増幅回路を構成しているものであり、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係は式（３２）で現される。
【数３７】
即ち、オフセット調整差動増幅回路２の増幅率は−Ｒ４／Ｒ３となる。なお、増幅器ＯＡに接続される抵抗の接続方法によっては、正転増幅器、バッファ回路等を構成することも可能である。つまり、増幅器ＯＡの増幅率は、増幅器ＯＡに接続される抵抗により適宜設定することが可能である。
【００４９】
このオフセット調整差動増幅回路２が一般的なオペアンプと異なる点として、非反転入力端子と反転入力端子の他に電圧源Ｖａｄｊが接続されるオフセット調整電圧入力端子を有する点である。そして、このオフセット調整電圧入力端子に接続される電圧源Ｖａｄｊは、定電圧源であり、基準電圧ＶＲを基準にＶ１−ＶＴに相当する電圧を生成する。つまり、オフセット調整差動増幅回路２では、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ７のゲート電圧の電圧差が概略一定に保たれ、電流Ｉ７を安定に維持することができる。なお、電圧源Ｖａｄｊにおいて生成される電圧は、回路外から等価的な電圧源として供給されても良いし、非反転入力端子とオフセット調整電圧入力端子との間に接続された抵抗に定電流を供給して生成し、生成した電圧を供給しても良い。
【００５０】
電圧源Ｖａｄｊで生成される電圧は、回路が構成、或いは製造された初期段階に増幅器ＯＡのオフセット電圧を測定して、オフセット電圧が概略零となるように調節された固定電圧が与えられていても良い。或いは、回路の動作途中に適宜時間分割により増幅器ＯＡのオフセット電圧の測定とその零調整が行われても良い。回路の動作途中における時間分割による差動増幅回路のオフセット零調節のさらに別の手段としては一般的にChopper Stabilized OpAmpと呼ばれる方法もある。
【００５１】
実施の形態３
実施の形態３では、実施の形態１にかかるオフセット調整差動増幅回路１の変形例について説明する。そこで、実施の形態３にかかるオフセット調整差動増幅回路３の回路図を図３に示す。図３に示すように、実施の形態３にかかるオフセット調整差動増幅回路３は、実施の形態１にかかるオフセット調整差動増幅回路１に定電流源１０を追加したものである。定電流源１０は、ＮＭＯＳトランジスタＭ７のドレインと第２の電源端子（例えば、電源電圧ＶＤＤが供給される高電位側電源端子）との間に接続される。
【００５２】
実施の形態１にかかるオフセット調整差動増幅回路１では、オフセット調整電圧ＶＴ（或いはＶＴ−Ｖ１）の値が不用意に大きくなり、電流Ｉ７が電流Ｉ６よりも大きくなると、電流Ｉ１及び電流Ｉ２の少なくとも一方が概略零となり、差動増幅回路として信号増幅を全く行わなくなる、或いは、そうして回路が無反応になる時間が長くなる等の現象が発生し、増幅回路としての動作に支障をきたす可能性がある。
【００５３】
定電流源１０は、上右記のような問題の発生を防ぐ効果を有する。例えば、定電流源１０の出力電流の値を電流Ｉ６よりも適宜小さく設定することにより、電流Ｉ７の最大値も電流Ｉ６よりも小さくなり、回路の動作応答が確保される。
【００５４】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００５５】
１〜３ オフセット調整差動増幅回路
１０ 定電流源
Ｒ１〜Ｒ４ 抵抗
Ｍ１、Ｍ２、Ｍ６、Ｍ７ ＮＭＯＳトランジスタ
ＶＲ、Ｖａｄｊ 定電圧源
【技術分野】
【０００１】
本発明はオフセット調整差動増幅回路に関し、特にオフセット調整電圧の電圧レベルに応じて差動増幅回路の入力オフセット電圧を調節するオフセット調整差動増幅回路に関する。
【背景技術】
【０００２】
差動増幅回路（以下、場合に応じてオペアンプと称す）は、入力信号が入力される入力段回路と、電力増幅回路や位相補償回路等を備える後段回路とを有する。ここで、入力段回路に関する特性は、差動増幅回路の全体の特性によって支配されるので重要である。差動増幅回路では、理想的には差動入力電圧が零の場合に出力電圧が零となるはずであるが、現実には、オフセット電圧と呼ばれる誤差が発生し、例えば、プラス（非反転）入力電圧がマイナス（反転）入力電圧よりも１０ｍＶ高い場合に出力電圧が零となれば、オフセット電圧が＋１０ｍＶであると定義される。オフセット電圧は、例えば、一般的な差動増幅回路では−１５ｍＶ〜＋１５ｍＶ程度の範囲に分布することが多いが、当然ながらこの分布範囲は０ｍＶを中心に狭い程、精度の良い信号増幅のためには望ましい。
【０００３】
一般的なオペアンプＩＣ（Integrated Circuit）や大規模回路が搭載されるＬＳＩ（Large Scale Integrated circuit）で用いられるオペアンプ等においては、こうしたオフセット電圧を抑制するためにＩＣの外部入力によって、或いは、製造時に内部においてオフセット電圧を調整するための機能を備えているものがある。オフセット電圧調整機能は調整可能なオフセット電圧の範囲が広い方が望ましい。しかし、一方では、調整結果が安定して維持されなければならない課題がある。オフセット調整差動増幅回路において両者は互いに相反する条件である。
【０００４】
ここで特許文献１に、オフセット調整差動増幅回路の一例として差動段電圧オフセットトリム回路が開示されている。この特許文献１に記載の差動段電圧オフセットトリム回路１００の回路図を図４に示し、差動段電圧オフセットトリム回路１００について説明する。なお、図４に示した差動段電圧オフセットトリム回路１００は、特許文献１の図１ｃに記載化された回路と等価なものである。図４に示した差動段電圧オフセットトリム回路１００は、特許文献１の図１ｃに記載された回路において「Ｉｔａｉｌ／２＋Ｉｔｒｉｍ」と記載された電流源と、「Ｉｔａｉｌ／２−Ｉｔｒｉｍ」と記載された電流源と、をＮ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、以下ＮＭＯＳトランジスタと称す）Ｍ３〜Ｍ５により置き換えたものである。ＮＭＯＳトランジスタＭ３、Ｍ４のゲートには、バイアス電圧ＶＢが印加され、ＮＭＯＳトランジスタＭ５のゲートには、オフセット調整電圧ＶＴが印加される。
【０００５】
なお、差動段電圧オフセットトリム回路１００では、ＮＭＯＳトランジスタＭ１、Ｍ２が差動対を構成するトランジスタである。また、ＮＭＯＳトランジスタＭ１のソースとＮＭＯＳトランジスタＭ２のソースとは抵抗Ｒ０を介して接続される。差動産オフセットトリム回路１００では、ＮＭＯＳトランジスタＭ１、Ｍ２が出力する電流Ｉ１、Ｉ２を入力電流として同相帰還作用により電流を電圧へ変化させる能動負荷回路としてＰ型のＭＯＳＦＥＴ（以下、ＰＭＯＳトランジスタと称す）２が設けられるが、本願発明とは関連する部分ではなく、説明を省略しても一向に差し支えなく、却って本質とは関係のない要素を排除し論点を明確化している。
【０００６】
ここで、差動段電圧オフセットトリム回路１００の動作について簡単に説明する。差動段電圧オフセットトリム回路１００では、ＮＭＯＳトランジスタＭ５がオフセット調整電圧ＶＴの電圧レベルに応じて生成する電流Ｉ５により、電流源における「Ｉｔｒｉｍ」の大きさを調節する。このＩｔｒｉｍの大きさに応じてＮＭＯＳトランジスタＭ１、Ｍ２のソース電圧に電圧差が生じる。そして、このソース電圧の電圧差に応じて差動段の入力端子間に生じるオフセット電圧を調整する。なお、差動段電圧オフセットトリム回路１００の詳細な動作は、本願発明の課題とも関連するものであるため、詳しくは後述する。
【０００７】
このように、差動入力段を構成するトランジスタのソース電圧を制御することで、差動増幅回路の特性を制御することが可能である。そこで、他の例として、バイポーラトランジスタのエミッタ電圧を調節することで、差動増幅回路の利得を制御する例について説明する。特許文献２には、バイポーラトランジスタのエミッタ電圧を調節することで利得制御を行う技術が開示されている。特許文献２の可変利得増幅回路は、ＮＰＮトランジスタＱ１０、Ｑ１１により差動対を構成する。そして、ＮＰＮトランジスタＱ１０、Ｑ１１のエミッタ間を抵抗Ｒ１１、Ｒ１２を介して接続し、抵抗Ｒ１１と抵抗Ｒ１２との間から動作電流を供給する。また、ＮＰＮトランジスタＱ１１のエミッタにエミッタが接続されるＮＰＮトランジスタＱ１２を設ける。なお、ＮＰＮトランジスタＱ１０、Ｑ１２のコレクタは、電源電圧ＶＣＣが供給される電源配線に接続され、ＮＰＮトランジスタＱ１１のコレクタは、負荷抵抗Ｒ１３を介して電源配線に接続される。特許文献２の可変利得増幅回路は、負荷抵抗Ｒ１３に流れる電流に応じて出力電圧Ｖｏｕｔを生成する。
【０００８】
このとき、特許文献２の可変利得増幅回路では、ＮＰＮトランジスタＱ１２を介して流れる制御電流をＮＰＮトランジスタＱ１１のエミッタに与える。そして、特許文献２の可変利得増幅回路は、当該制御電流の大きさを可変することで、ＮＰＮトランジスタＱ１１を介して流れる電流の最大値を可変する。これにより、特許文献２の可変利得増幅回路は、入力電圧Ｖｉｎの大きさに対する可変出力電圧Ｖｏｕｔの大きさ、つまり、利得を制御する。
【０００９】
しかしながら、特許文献２では、可変利得増幅回路において利得を調整するとＮＰＮトランジスタＱ１０、Ｑ１１のエミッタ電圧に差が生じ、オフセット電圧が拡大するおそれがあり、オフセット電圧の調節を行うことはできない。さらに、この特許文献２では、オフセット電圧が調整できること、及び、オフセット電圧の調整方法については何等開示されていない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特表２００７−５３１４５９号公報
【特許文献２】特開平０９−２１４２６３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
本願発明が解決しようとする課題を説明するために、まず、特許文献１に記載の差動段電圧オフセットトリム回路１００の詳細な動作について説明する。なお、以下の説明は、差動段電圧オフセットトリム回路１００における課題を説明するために本願発明者が考えたものである。
【００１２】
まず、差動段電圧オフセットトリム回路１００の分析を行うに当たり、分析に用いる式において用いる記号について以下のように定義する。ＮＭＯＳトランジスタＭ１、Ｍ２について、それぞれキャリア（ＮＭＯＳトランジスタの場合、電子）の移動度をμ１、μ２、単位面積当たりのゲート酸化膜容量をＣｏｘ１、Ｃｏｘ２、ゲート幅をＷ１、Ｗ２、ゲート長をＬ１、Ｌ２、閾値電圧をＶｔｈ１、Ｖｔｈ２とする。また、ＮＭＯＳトランジスタＭ１〜Ｍ５はすべて飽和領域で動作し、かつ、基盤バイアス効果、アーリー効果、短チャネル効果等の影響は無視できるものとする。さらに、Ｉ０は抵抗Ｒ０に流れる電流Ｉ１〜Ｉ５は、それぞれＮＭＯＳトランジスタＭ１〜Ｍ５のドレイン電流、Ｖ１、Ｖ２はＮＭＯＳトランジスタＭ１、Ｍ２のゲート電圧、Ｖ３はトランジスタＭ１のソース電圧及びＮＭＯＳトランジスタＭ３のドレイン電圧、Ｖ４はＮＭＯＳトランジスタＭ２のソース電圧及びＮＭＯＳトランジスタＭ４のドレイン電圧であるとする。なお、式を簡単化するために、β１＝μ１・Ｃｏｘ１・Ｗ１／Ｌ１、β２＝μ２・Ｃｏｘ２・Ｗ２／Ｌ２であると定義する。
【００１３】
まず、差動段電圧オフセットトリム回路１００のオフセット電圧Ｖ１−Ｖ２について求める。電圧Ｖ１〜Ｖ４、電流Ｉ１〜Ｉ５の関係は、式（１）〜式（４）により現すことができる。
【数１】
【数２】
【数３】
【数４】
ここで、式（１）、式（２）を変形することで式（１）'、式（２）'を得ることができる。
【数５】
【数６】
そして、式（１）'と式（２）'の両辺をそれぞれ引くと式（５）が得られる。
【数７】
この式（５）に式（４）を代入すると式（６）が得られる。
【数８】
さらに、式（６）に式（３）を代入すると式（７）が得られる。
【数９】
【００１４】
この式（７）から、オフセット電圧（Ｖ１−Ｖ２）は、電流Ｉ１、Ｉ２、Ｉ４に変化がない場合、電流Ｉ５の増減に応じて増減することがわかる。また、式（７）に現されている変数は正の値しかとることはないが、電流Ｉ２、Ｉ４、Ｉ５の値の設定によっては、オフセット電圧（Ｖ１−Ｖ２）を正の値と負の値のいずれに設定することもできる。
【００１５】
続いて、差動段電圧オフセットトリム回路１００において、オフセット電圧が発生している場合について説明する。ここでは、オフセット電圧がＮＭＯＳトランジスタＭ１、Ｍ２の閾値電圧Ｖｔｈ１、Ｖｔｈ２の差に起因して発生している場合を考える。なお、ＮＭＯＳトランジスタＭ１、Ｍ２のβ１、β２は理想通りに等しいと仮定する。また、差動段電圧オフセットトリム回路１００の差動出力電流が零であると仮定する。つまり、電流Ｉ１、Ｉ２が式（８）の関係を有すると仮定する。
【数１０】
この式（８）の関係に基づき式（３）を変形すると式（９）が得られる。
【数１１】
そして、式（９）及びβ１とβ２とが等しいという関係を式（７）に適用すると式（１０）を得ることができる。
【数１２】
【００１６】
差動段電圧オフセットトリム回路１００の理想的な動作は、差動入力電圧が零の場合に差動電流出力が零の場合、即ち、Ｖ１＝Ｖ２の場合に差動出力電流について式（８）が成立することである。そこで、Ｖ１＝Ｖ２の関係と式（８）の関係を式（１０）に適用すると式（１１）を得ることができる。
【数１３】
【００１７】
この式（１１）から、差動段電圧オフセットトリム回路１００では、抵抗Ｒ０若しくは電流Ｉ５の値を可変してこの式を満たすことによりオフセット電圧を零とできることがわかる。例えば、ＬＳＩ上で構成されるオペアンプにおいては、抵抗Ｒ０の抵抗値を可変することは大掛かりになるが、ＮＭＯＳトランジスタＭ５の出力電流である電流Ｉ５を可変することはオフセット調整電圧ＶＴを可変すれば良く、比較的容易である。さらに、電流Ｉ３を電流Ｉ４よりも大きく設定することにより、閾値電圧Ｖｔｈ１、Ｖｔｈ２の差が正の場合と負の場合のいずれにも対応可能であることが式（１１）よりわかる。
【００１８】
以上の分析は、説明をわかり易くするために差動段電圧オフセットトリム回路においてオフセット電圧が生じる原因がＮＭＯＳトランジスタＭ１、Ｍ２の閾値電圧の差であると仮定した。しかし、当然ながらオフセット電圧の原因はＮＭＯＳトランジスタＭ１、Ｍ２のキャリアの移動度、ゲート酸化膜容量、ゲート幅、ゲート長のいずれの違いが原因となっても発生する。これらが原因の場合は式（１０）においてβ１とβ２とが等しいとせずに計算すれば良い。この分析は以上の結果を参考にすれば同様に行えるため、ここでは詳細を省略する。
【００１９】
しかしながら、差動段電圧オフセットトリム回路１００では、オフセット調整を行うための状態を維持することが困難であるという問題がある。具体的には、式（１１）における電流Ｉ５の値を安定に維持することが困難であるという問題がある。電流Ｉ５を出力するＮＭＯＳトランジスタＭ５において式（１）及び式（２）を得る場合と同様の前提を仮定すると式（１２）を得ることができる。ＮＭＯＳトランジスタＭ５は、ソース接地回路を構成しているため、オフセット調整電圧を与えて電流Ｉ５を得る動作方法は、これ以外に存在しない。
【数１４】
【００２０】
式（１２）において、オフセット調整電圧ＶＴが安定的に与えられたとしても、ＮＭＯＳトランジスタＭ５の閾値電圧Ｖｔｈ５やβ５は、例えば、回路の動作環境温度によって大きく変動するため、電流Ｉ５も温度変動に対して大きな影響を受ける問題がある。以下、この理由を詳細に示す。まず、式（１２）の両辺を絶対温度Ｔで微分すると式（１１）を得ることができる。ただし、オフセット調整電圧ＶＴは、外部から与えられる変数であるため、ここでは絶対温度Ｔに対して定数として扱う。
【数１５】
【００２１】
ここで、例えば、絶対温度Ｔが３００［Ｋ］である場合のＮＭＯＳトランジスタの閾値電圧Ｖｔｈは式（１４）により得られる。
【数１６】
一般的に、ＮＭＯＳトランジスタの単位面積当たりのゲート酸化膜容量Ｃｏｘは、温度依存性を持たないとして良い。よって、βの温度特性は電子の移動度μの温度特性と等しい。すると、βの温度依存性は、電子の移動度μに関して、絶対温度Ｒ［Ｋ］における値をμＲとすることができる。つまり、βの温度依存性は式（１５）で現すことができる。
【数１７】
さらに、絶対温度Ｒを３００［Ｋ］を基準として考えると式（１５）は式（１６）を得ることができる。
【数１８】
【００２２】
式（１３）によると、電流Ｉ５の温度依存性を少なくするためには、式（１３）の右辺が零である必要がある。即ち、式（１３）の右辺の第１項と第２項とが等しくなる必要がある。ところが、式（１４）と式（１６）との結果より、式（１３）の右辺は、第１項の値と第２項の値とがまちまちであり、両者が一致する可能性があったとしても、β５、オフセット調整電圧ＶＴ、閾値電圧Ｖｔｈ５が都合良く揃った特定の場合に限られることがわかる。よって、差動段電圧オフセットトリム回路１００においては、オフセット調整のために印加されるオフセット調整電圧ＶＴに対して、オフセット調整結果である電流Ｉ５を安定して維持することが困難であることがわかる。これは、オフセット調整電圧ＶＴがグランドを基準とした絶対値としてＮＭＯＳトランジスタＭ５に与えられるために避けられない問題である。
【課題を解決するための手段】
【００２３】
本発明にかかるオフセット調整差動増幅回路の一態様は、差動対を構成する第１、第２のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのソースに一端が接続される第１の抵抗と、前記第２のＭＯＳトランジスタのソースに一端が接続され、前記第１の抵抗の他端に他端が接続される第２の抵抗と、前記第１、第２の抵抗の接続点と第１の電源端子との間に接続され、前記差動対の動作電流を供給する電流源と、前記第１のＭＯＳトランジスタのソースにソースが接続され、第２の電源端子にドレインが接続され、ゲートにオフセット調整電圧が与えられ、前記第１の抵抗の両端に生じる電圧を調節するオフセット調整電流を前記オフセット調整電圧に応じて制御する第３のＭＯＳトランジスタと、を有する。
【００２４】
本発明にかかるオフセット調整差動増幅回路によれば、オフセット調整電流を制御する第３のＭＯＳトランジスタのソースと、差動対を構成する第１のＭＯＳトランジスタのソースと、が互いに接続される。そのため、オフセット調整電圧として温度に対して安定した電圧を入力したとしても、オフセット調整電流を安定に維持し、オフセット調整値を安定させることができる。
【発明の効果】
【００２５】
本発明にかかるオフセット調整差動増幅回路によれば、オフセット調整値を温度に対して安定して維持することができる。
【図面の簡単な説明】
【００２６】
【図１】実施の形態１にかかるオフセット調整差動増幅回路の回路図である。
【図２】実施の形態２にかかるオフセット調整差動増幅回路の回路図である。
【図３】実施の形態３にかかるオフセット調整差動増幅回路の回路図である。
【図４】特許文献１に記載の差動段電圧オフセットトリム回路の回路図である。
【発明を実施するための形態】
【００２７】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に実施の形態１にかかるオフセット調整差動増幅回路の回路図を示す。図１では、本願発明についてより明確に説明を行うために、オフセット調整差動増幅回路の差動入力段のみの回路を示したが、差動増幅回路を構成するためには、この差動入力段の後段に差動入力段が出力する差動電流を増幅する電力増幅回路或いは電流増幅回路を接続する必要がある。なお、以下では、図１に示した差動入力段をオフセット調整差動増幅回路１と称して説明を行う。
【００２８】
図１に示すように、オフセット調整差動増幅回路１は、ＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ６、Ｍ７、抵抗Ｒ１、Ｒ２を有する。ここで、ＮＭＯＳトランジスタＭ１は第１のＭＯＳトランジスタに相当し、ＮＭＯＳトランジスタＭ２は第２のＭＯＳトランジスタに相当し、ＮＭＯＳトランジスタＭ７は第３のＭＯＳトランジスタに相当する。また、抵抗Ｒ１は第１の抵抗に相当し、抵抗Ｒ２は第２の抵抗に相当する。
【００２９】
ＮＭＯＳトランジスタＭ１、Ｍ２は、差動対を構成する。ＮＭＯＳトランジスタＭ１のゲートには電圧Ｖ１が入力され、ＮＭＯＳトランジスタＭ２には電圧Ｖ２が入力される。ＮＭＯＳトランジスタＭ１のドレインからは電圧Ｖ１、Ｖ２の電圧差（Ｖ１−Ｖ２）に応じて変動する第１の電流（例えば、Ｉ１）が出力される。ＮＭＯＳトランジスタＭ２のドレインからは電圧Ｖ１、Ｖ２の電圧差（Ｖ２−Ｖ１）に応じて第１の電流とは逆相の変動を示す第２の電流（例えば、電流Ｉ２）が出力される。
【００３０】
抵抗Ｒ１は、ＮＭＯＳトランジスタＭ１のソースに一端が接続される。抵抗Ｒ２は、ＮＭＯＳトランジスタＭ２のソースに一端が接続され、抵抗Ｒ１の他端に他端が接続される。つまり、抵抗Ｒ１、Ｒ２は、ＮＭＯＳトランジスタＭ１、Ｍ２のソース間に直列に接続される。この抵抗Ｒ１、Ｒ２は、後述するオフセット電圧調整を簡単にするためには同一の抵抗値に設定されることが好ましい。
【００３１】
ＮＭＯＳトランジスタＭ６は、抵抗Ｒ１、Ｒ２の接続点と第１の電源端子（例えば、低電位側電源端子）との間に接続され、差動対の動作電流を供給する電流源として動作する。ＮＭＯＳトランジスタＭ６のゲートには、バイアス電圧ＶＢが与えられ、バイアス電圧ＶＢの大きさに応じて動作電流（例えば電流Ｉ６）を出力する。ＮＭＯＳトランジスタＭ６のソースは接地端子に接続され、ドレインは抵抗Ｒ１、Ｒ２の接続点に接続される。
【００３２】
ＮＭＯＳトランジスタＭ７は、ＮＭＯＳトランジスタＭ１のソースにソースが接続され、第２の電源端子（例えば、高電位側電源端子）にドレインが接続され、ゲートにオフセット調整電圧ＶＴが与えられる。そして、ＮＭＯＳトランジスタＭ７は、抵抗Ｒ１の両端に生じる電圧を調節するオフセット調整電流（例えば、電流Ｉ７）をオフセット調整電圧ＶＴに応じて制御する。
【００３３】
続いて、実施の形態１にかかるオフセット調整差動増幅回路１の動作について説明する。以下の説明では、前提条件として以下の条件を定義する。ＮＭＯＳトランジスタＭ１、Ｍ２について、それぞれキャリア（ＮＭＯＳトランジスタの場合、電子）の移動度をμ１、μ２、単位面積当たりのゲート酸化膜容量をＣｏｘ１、Ｃｏｘ２、ゲート幅をＷ１、Ｗ２、ゲート長をＬ１、Ｌ２、閾値電圧をＶｔｈ１、Ｖｔｈ２とする。また、ＮＭＯＳトランジスタＭ１〜Ｍ５はすべて飽和領域で動作し、かつ、基盤バイアス効果、アーリー効果、短チャネル効果等の影響は無視できるものとする。さらに、電流Ｉ１、Ｉ２、Ｉ６、Ｉ７は、それぞれＮＭＯＳトランジスタＭ１、Ｍ２、Ｍ６、Ｍ７のドレイン電流、Ｖ１、Ｖ２はＮＭＯＳトランジスタＭ１、Ｍ２のゲート電圧、Ｖ３はトランジスタＭ１のソース電圧、Ｖ４はＮＭＯＳトランジスタＭ２のソース電圧であるとする。なお、式を簡単化するために、β１＝μ１・Ｃｏｘ１・Ｗ１／Ｌ１、β２＝μ２・Ｃｏｘ２・Ｗ２／Ｌ２であると定義する。
【００３４】
まず、オフセット差動増幅回路１のオフセット電圧Ｖ１−Ｖ２について求める。電圧Ｖ１〜Ｖ４、電流Ｉ１、Ｉ２、Ｉ６の関係は、式（１７）〜式（２０）により現すことができる。
【数１９】
【数２０】
【数２１】
【数２２】
ここで、式（１７）、式（１８）を変形することで式（１７）'、式（１８）'を得ることができる。
【数２３】
【数２４】
【００３５】
そして、式（１７）'式と式（１８）'の両辺をそれぞれ引くと式（２１）が得られる。
【数２５】
この（２１）式に（２０）式を代入すると（２２）式が得られる。
【数２６】
【００３６】
この式（２２）から、オフセット電圧（Ｖ１−Ｖ２）は、電流Ｉ１、Ｉ２に変化がない場合、電流Ｉ７の増減に応じて増減することがわかる。また、式（２２）に現されている変数は正の値しかとることはないが、電流Ｉ２、Ｉ４、Ｉ５の値の設定によっては、オフセット電圧（Ｖ１−Ｖ２）を正の値と負の値のいずれに設定することもできる。
【００３７】
続いて、オフセット調整差増増幅回路１において、オフセット電圧が発生している場合について説明する。ここでは、オフセット電圧がＮＭＯＳトランジスタＭ１、Ｍ２の閾値電圧Ｖｔｈ１、Ｖｔｈ２の差に起因して発生している場合を考える。なお、ＮＭＯＳトランジスタＭ１、Ｍ２のβ１、β２は理想通りに等しいと仮定する。また、差動段電圧オフセットトリム回路１００の差動出力電流が零であると仮定する。つまり、電流Ｉ１、Ｉ２が式（２３）の関係を有すると仮定する。
【数２７】
この式（２３）式の関係に基づき式（１９）を変形すると式（２４）が得られる。
【数２８】
そして、（２４）式及びβ１とβ２とが等しいという関係を（２２）式に適用すると式（２５）式を得ることができる。
【数２９】
【００３８】
オフセット調整差動増幅回路１の理想的な動作は、差動入力電圧が零の場合に差動電流出力が零の場合、即ち、Ｖ１＝Ｖ２の場合に差動出力電流について式（２３）が成立することである。そこで、Ｖ１＝Ｖ２の関係と式（２３）の関係を式（２５）に適用すると式（２６）を得ることができる。
【数３０】
【００３９】
この式（２６）から、オフセット調整差動増幅回路１では、抵抗Ｒ１、Ｒ２若しくは電流Ｉ７の値を可変してこの式を満たすことによりオフセット電圧を零とできることがわかる。例えば、ＬＳＩ上で構成されるオペアンプにおいては、抵抗Ｒ１、Ｒ２の抵抗値を可変することは大掛かりになるが、ＮＭＯＳトランジスタＭ７の出力電流である電流Ｉ７を可変することはオフセット調整電圧ＶＴを可変すれば良く、比較的容易である。さらに、Ｒ２×Ｉ２をＲ１×（Ｉ６／２）よりも大きく設定することにより、閾値電圧Ｖｔｈ１、Ｖｔｈ２の差が正の場合と負の場合のいずれにも対応可能であることが（２６）式よりわかる。
【００４０】
続いて、実施の形態１にかかるオフセット調整差動増幅回路１では、オフセット調整のために印加されるオフセット調整電圧ＶＴが与えられている場合に、オフセット調整の結果である電流Ｉ７を安定に維持することができる。そこで、この電流Ｉ７が安定する原理について説明する。そこで、電流Ｉ７を出力するＮＭＯＳトランジスタＭ７において式（１７）及び式（１８）を得る場合と同様の前提を仮定すると式（２７）を得ることができる。
【数３１】
そして、式（２７）を変形すると式（２７）'が得られる。
【数３２】
さらに、式（１７）'と式（２８）'の両辺をそれぞれ引くと式（２８）が得られる。
【数３３】
【００４１】
続いて、式（２８）の両辺を絶対温度Ｔで微分すると式（２９）が得られる。ただし、オフセット調整電圧ＶＴ、電圧Ｖ１、Ｖ２は、外部から与えられる変数であるため、ここでは絶対温度Ｔに対して定数として扱う。
【数３４】
【００４２】
ここで、β１、β７及び閾値電圧Ｖｔｈ１、Ｖｔｈ７は、それぞれＮＭＯＳトランジスタＭ１、Ｍ７の素子特性を示す変数である。式（２５）の導出で用いた仮定と同様に、β１、β７及び閾値電圧Ｖｔｈ１、Ｖｔｈ７は、それぞれ等しいことが好ましい。そのため、回路設計において、また、回路をＬＳＩ上で構成する場合にはレイアウト設計においても、この特性が実現されるように配慮されるのが一般的である。ところが、実際には素子の相対精度が高くとるＬＳＩ上で構成した場合でも、素子同士の相対精度が完全に一致することは難しく、例えば、１／１００〜１／１０００程度の誤差が生じる。それでも式（１３）と比較するならば式（２９）においては右辺が概略零となる可能性が高い、或いは概略零とならなくても非零である誤差は大変少ない。確認のために、式（２９）においてβ１、β７の温度特性と、Ｖｔｈ１、Ｖｔｈ７の温度特性と、がそれぞれ等しいとすると、式（３０）の関係が得られる。
【数３５】
そして、式（３０）の関係式を式（２９）に代入すると式（３１）が導き出される。
【数３６】
【００４３】
この式（３１）から、実施の形態１にかかるオフセット調整差動増幅回路１では、オフセット調整のために印加されるオフセット調整電圧ＶＴに対してオフセット調整の結果である電流Ｉ７を安定（温度に対して安定）に維持することが容易になっていることがわかる。これはＮＭＯＳトランジスタＭ７がＮＭＯＳトランジスタＭ１とソースが共通に接続されているため、オフセット調整電圧ＶＴが電圧Ｖ１を基準とした相対値としてＮＭＯＳトランジスタＭ７に与えられるために可能となる作用である。
【００４４】
上記説明より、実施の形態１にかかるオフセット調整増幅回路１では、オフセット調整のために印加されているオフセット調整電圧に対して、オフセット調整結果である電流Ｉ７を安定させることができる。
【００４５】
実施の形態２
実施の形態２では、オフセット調整差動増幅回路の応用例について説明する。実施の形態２では、実施の形態１において説明したオフセット調整差動増幅回路１の差動入力段を含むオフセット調整差動増幅回路２を用いる。このオフセット調整差動増幅回路２の回路図を図２に示す。図２に示すように、オフセット調整差動増幅回路２は、増幅器ＯＡ、抵抗Ｒ３、Ｒ４、電圧源ＶＲ、Ｖａｄｊを有する。
【００４６】
増幅器ＯＡは、オフセット調整差動増幅回路１の差動入力段を含む差動増幅回路である。増幅器ＯＡは、非反転入力端子、反転入力端子、出力端子、オフセット調整電圧入力端子を有する。図２に示した例では、非反転入力端子には電圧Ｖ１が入力される。つまり、非反転入力端子は、図１に示したオフセット調整差動増幅回路１のＮＭＯＳトランジスタＭ２のゲートに相当する。反転入力端子は、図１に示したオフセット調整差動増幅回路１のＮＭＯＳトランジスタＭ１のゲートに相当する。オフセット調整電圧入力端子は、図１に示したオフセット調整差動増幅回路１のＮＭＯＳトランジスタＭ７のゲートに相当する。出力端子は、図１に示してはいないが、オフセット調整差動増幅回路１の差動入力段の後段に設けられる電力増幅回路或いは電流増幅回路の出力端子に相当する。
【００４７】
抵抗Ｒ３の一端には入力電圧Ｖｉｎが入力され、抵抗Ｒ３の他端はオフセット調整差動増幅回路２の反転入力端子に接続される。抵抗Ｒ４の一端は反転入力端子に接続され、抵抗Ｒ４の他端はオフセット調整差動増幅回路２の出力端子に接続される。電圧源ＶＲは、負極が接地端子に接続され、正極がオフセット調整差動増幅回路２の非反転入力端子に接続される。電圧源ＶＲは、定電圧源であり、基準電圧ＶＲを生成する。電圧源Ｖａｄｊは、負極が電圧源ＶＲの正極に接続され、正極がオフセット調整電圧入力端子に接続される。電圧源Ｖａｄｊが生成する電圧は、式（２８）におけるＶ１−ＶＴに相当する電圧を生成する。
【００４８】
図２に示したオフセット調整差動増幅回路２は、増幅器ＯＡを用いて反転増幅回路を構成しているものであり、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの関係は式（３２）で現される。
【数３７】
即ち、オフセット調整差動増幅回路２の増幅率は−Ｒ４／Ｒ３となる。なお、増幅器ＯＡに接続される抵抗の接続方法によっては、正転増幅器、バッファ回路等を構成することも可能である。つまり、増幅器ＯＡの増幅率は、増幅器ＯＡに接続される抵抗により適宜設定することが可能である。
【００４９】
このオフセット調整差動増幅回路２が一般的なオペアンプと異なる点として、非反転入力端子と反転入力端子の他に電圧源Ｖａｄｊが接続されるオフセット調整電圧入力端子を有する点である。そして、このオフセット調整電圧入力端子に接続される電圧源Ｖａｄｊは、定電圧源であり、基準電圧ＶＲを基準にＶ１−ＶＴに相当する電圧を生成する。つまり、オフセット調整差動増幅回路２では、ＮＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ７のゲート電圧の電圧差が概略一定に保たれ、電流Ｉ７を安定に維持することができる。なお、電圧源Ｖａｄｊにおいて生成される電圧は、回路外から等価的な電圧源として供給されても良いし、非反転入力端子とオフセット調整電圧入力端子との間に接続された抵抗に定電流を供給して生成し、生成した電圧を供給しても良い。
【００５０】
電圧源Ｖａｄｊで生成される電圧は、回路が構成、或いは製造された初期段階に増幅器ＯＡのオフセット電圧を測定して、オフセット電圧が概略零となるように調節された固定電圧が与えられていても良い。或いは、回路の動作途中に適宜時間分割により増幅器ＯＡのオフセット電圧の測定とその零調整が行われても良い。回路の動作途中における時間分割による差動増幅回路のオフセット零調節のさらに別の手段としては一般的にChopper Stabilized OpAmpと呼ばれる方法もある。
【００５１】
実施の形態３
実施の形態３では、実施の形態１にかかるオフセット調整差動増幅回路１の変形例について説明する。そこで、実施の形態３にかかるオフセット調整差動増幅回路３の回路図を図３に示す。図３に示すように、実施の形態３にかかるオフセット調整差動増幅回路３は、実施の形態１にかかるオフセット調整差動増幅回路１に定電流源１０を追加したものである。定電流源１０は、ＮＭＯＳトランジスタＭ７のドレインと第２の電源端子（例えば、電源電圧ＶＤＤが供給される高電位側電源端子）との間に接続される。
【００５２】
実施の形態１にかかるオフセット調整差動増幅回路１では、オフセット調整電圧ＶＴ（或いはＶＴ−Ｖ１）の値が不用意に大きくなり、電流Ｉ７が電流Ｉ６よりも大きくなると、電流Ｉ１及び電流Ｉ２の少なくとも一方が概略零となり、差動増幅回路として信号増幅を全く行わなくなる、或いは、そうして回路が無反応になる時間が長くなる等の現象が発生し、増幅回路としての動作に支障をきたす可能性がある。
【００５３】
定電流源１０は、上右記のような問題の発生を防ぐ効果を有する。例えば、定電流源１０の出力電流の値を電流Ｉ６よりも適宜小さく設定することにより、電流Ｉ７の最大値も電流Ｉ６よりも小さくなり、回路の動作応答が確保される。
【００５４】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
【符号の説明】
【００５５】
１〜３ オフセット調整差動増幅回路
１０ 定電流源
Ｒ１〜Ｒ４ 抵抗
Ｍ１、Ｍ２、Ｍ６、Ｍ７ ＮＭＯＳトランジスタ
ＶＲ、Ｖａｄｊ 定電圧源
【特許請求の範囲】
【請求項１】
差動対を構成する第１、第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのソースに一端が接続される第１の抵抗と、
前記第２のＭＯＳトランジスタのソースに一端が接続され、前記第１の抵抗の他端に他端が接続される第２の抵抗と、
前記第１、第２の抵抗の接続点と第１の電源端子との間に接続され、前記差動対の動作電流を供給する電流源と、
前記第１のＭＯＳトランジスタのソースにソースが接続され、第２の電源端子にドレインが接続され、ゲートにオフセット調整電圧が与えられ、前記第１の抵抗の両端に生じる電圧を調節するオフセット調整電流を前記オフセット調整電圧に応じて制御する第３のＭＯＳトランジスタと、
を有するオフセット調整差動増幅回路。
【請求項２】
前記オフセット調整電流は、前記第３のＭＯＳトランジスタのドレインと前記第２の電源端子との間に接続された定電流源により供給される請求項１に記載のオフセット調整差動増幅回路。
【請求項３】
前記第１〜第３のＭＯＳトランジスタは、同一の導電型のＭＯＳトランジスタである請求項１又は２に記載のオフセット調整差動増幅回路。
【請求項４】
前記オフセット調整電圧は、前記第１のＭＯＳトランジスタのゲート電圧との関係が安定的な電圧値を有する請求項１乃至３のいずれか１項に記載のオフセット調整差動増幅回路。
【請求項５】
前記第１のＭＯＳトランジスタのゲートは、前記オフセット調整差動増幅回路の非反転入力端子であり、
前記第２のＭＯＳトランジスタのゲートは、前記オフセット調整差動増幅回路の反転入力端子であり、
前記オフセット調整差動増幅回路は、オフセット調整差動増幅回路の出力端子と、前記反転入力端子とが接続された負帰還回路を構成し、
前記オフセット調整差動増幅回路の利得は、前記出力端子、前記非反転入力端子、前記反転入力端子に接続された抵抗の比により設定される請求項１乃至４のいずれか１項に記載のオフセット調整差動増幅回路。
【請求項１】
差動対を構成する第１、第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのソースに一端が接続される第１の抵抗と、
前記第２のＭＯＳトランジスタのソースに一端が接続され、前記第１の抵抗の他端に他端が接続される第２の抵抗と、
前記第１、第２の抵抗の接続点と第１の電源端子との間に接続され、前記差動対の動作電流を供給する電流源と、
前記第１のＭＯＳトランジスタのソースにソースが接続され、第２の電源端子にドレインが接続され、ゲートにオフセット調整電圧が与えられ、前記第１の抵抗の両端に生じる電圧を調節するオフセット調整電流を前記オフセット調整電圧に応じて制御する第３のＭＯＳトランジスタと、
を有するオフセット調整差動増幅回路。
【請求項２】
前記オフセット調整電流は、前記第３のＭＯＳトランジスタのドレインと前記第２の電源端子との間に接続された定電流源により供給される請求項１に記載のオフセット調整差動増幅回路。
【請求項３】
前記第１〜第３のＭＯＳトランジスタは、同一の導電型のＭＯＳトランジスタである請求項１又は２に記載のオフセット調整差動増幅回路。
【請求項４】
前記オフセット調整電圧は、前記第１のＭＯＳトランジスタのゲート電圧との関係が安定的な電圧値を有する請求項１乃至３のいずれか１項に記載のオフセット調整差動増幅回路。
【請求項５】
前記第１のＭＯＳトランジスタのゲートは、前記オフセット調整差動増幅回路の非反転入力端子であり、
前記第２のＭＯＳトランジスタのゲートは、前記オフセット調整差動増幅回路の反転入力端子であり、
前記オフセット調整差動増幅回路は、オフセット調整差動増幅回路の出力端子と、前記反転入力端子とが接続された負帰還回路を構成し、
前記オフセット調整差動増幅回路の利得は、前記出力端子、前記非反転入力端子、前記反転入力端子に接続された抵抗の比により設定される請求項１乃至４のいずれか１項に記載のオフセット調整差動増幅回路。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１２−２１３０７８（Ｐ２０１２−２１３０７８Ａ）
【公開日】平成２４年１１月１日（２０１２．１１．１）
【国際特許分類】
【出願番号】特願２０１１−７８１５１（Ｐ２０１１−７８１５１）
【出願日】平成２３年３月３１日（２０１１．３．３１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１１月１日（２０１２．１１．１）
【国際特許分類】
【出願日】平成２３年３月３１日（２０１１．３．３１）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
[ Back to top ]