【課題】複数のテストモードを有する半導体装置において、設定されたテストモードを確実に判定できる半導体装置及び半導体装置のテスト方法を提供する。
【解決手段】複数のテストモードに設定するためのテストモード設定用端子と、テストモード設定用端子から入力した信号により複数のテストモードのいずれかに設定することのできるテストモード設定回路と、テストモード設定回路により設定されたテストモードによってそれぞれ異なった電流をテストモード設定用端子に流す電流源回路と、を備える。限定された端子を用いて所望のテストモードへ設定するとともに、設定されたテストモードを確認できる。 （もっと読む）

【課題】Ｓｉピラーの上部の面積を十分に確保でき、さらなるシュリンク（小型化）に対応できる半導体装置を提供する。
【解決手段】半導体基板１上に配置された複数の半導体ピラー部２と、半導体基板１上の第１方向における各半導体ピラー部２間に埋設された絶縁体ピラー部３と、半導体ピラー部２の側壁２ｃおよび絶縁体ピラー部３の側壁３ｃに第１方向に沿って連続して設けられた第１配線用凹部４と、半導体ピラー部２の第１配線用凹部４の内壁に設けられた第１絶縁膜と、第１配線用凹部４内に埋設された配線層６とを備える半導体装置とする。 （もっと読む）

【課題】高いデータ転送レートを実現可能なLoad Reduced型のメモリモジュールを提供する。
【解決手段】モジュール基板１１０の長辺に沿って設けられた複数のデータコネクタ１２０と、モジュール基板１１０に搭載されたメモリチップ２００及びデータレジスタバッファ３００と、データコネクタ１２０とデータレジスタバッファ３００とを接続するデータ配線Ｌ０と、データレジスタバッファ３００とメモリチップ２００とを接続するデータ配線Ｌ１，Ｌ２とを備える。各データレジスタバッファ３００と、これに対応するデータコネクタ１２０及びメモリチップ２００は、モジュール基板１１０の短辺方向に並べて配置されている。本発明によれば、データ配線の配線距離が非常に短くなることから、非常に高いデータ転送レートを実現することが可能となる。 （もっと読む）

【課題】高いデータ転送レートを実現可能なLoad Reduced型のメモリモジュールを提供する。
【解決手段】モジュール基板１１０に搭載されたメモリチップ２００、データレジスタバッファ３００及びコマンド／アドレスレジスタバッファ４００を備える。データレジスタバッファ３００は、メモリチップ２００との間でデータ転送を行う。コマンド／アドレスレジスタバッファ４００は、コマンド／アドレス信号をバッファリングするとともに、コントロール信号を生成する。バッファリングされたコマンド／アドレス信号は、メモリチップ２００に供給され、コントロール信号はデータレジスタバッファ３００に供給される。本発明によれば、データレジスタバッファ３００とメモリチップ２００との配線距離が短くなることから、非常に高いデータ転送レートを実現することが可能となる。 （もっと読む）

【課題】互いに異なる平面位置に配置されたパッドを有する半導体素子同士を積層してマルチチップパッケージの形態の半導体装置を製造する。
【解決手段】
半導体装置１が、複数の半導体素子２，３と、半導体素子２，３の間に介在するインターポーザ基板１４とを有している。インターポーザ基板１４の一方の面には、該一方の面上に位置する半導体素子２のパッド８ａの平面位置に一致する平面位置に配置されたパッド１５が形成されており、インターポーザ基板１４の他方の面には、該他方の面上に位置する半導体素子３のパッド１２の平面位置に一致する平面位置に配置されたパッド１６が形成されている。一方の面に形成されたパッド１５と他方の面に形成されたパッド１６とは、インターポーザ基板１４の内部で接続されている。 （もっと読む）

【課題】半導体チップと配線基板の熱膨張係数の差による応力、外部端子にかかる応力を低減し、半導体装置、及び、二次実装の信頼性を向上させ、半導体装置の反りを低減し、実装精度の悪化や、はんだボールの接続不良の発生を抑える。
【解決手段】半導体装置の製造方法は、貫通孔８ａを有する配線基板１と、基体の一面から突出するチップ支持部が設けられている支持基板を重ね合わせ、前記チップ支持部を前記貫通孔に挿入して、前記チップ支持部の先端を配線基板の一面から突出させる工程と、前記チップ支持部の先端上に半導体チップ９を載置する工程と、前記配線基板の一面上に前記半導体チップを覆う第一の封止樹脂１２を形成する工程と、前記支持基板が取り除かれることで開口した前記貫通孔に、第二の封止樹脂１３を充填して前記第一の封止樹脂と一体化させる工程と、を採用する。 （もっと読む）

【課題】不良アドレス１ビット分を一対のアンチヒューズ素子に記憶させる半導体装置において、一方のアンチヒューズ素子のみが不良品である場合であっても、不良品として検出できるようにする。
【解決手段】半導体装置１０は、それぞれハイレベル及びローレベルのうちのいずれか一方にある一対のアンチヒューズ素子５１Ａ，５１Ｂと、これらのうちの少なくとも一方がハイレベルにある場合と、両方がローレベルにある場合とで異なる論理情報を出力するオア回路５６と、これらの論理状態が互いに異なる場合と、互いに同一である場合とで異なる論理情報を出力するエクスクルーシブオア回路５８とを備えることを特徴とする。 （もっと読む）

【課題】内部電源回路の電流供給能力が過剰となり、無駄な消費電流が発生することを防止する。
【解決手段】内部電源配線１９Ａを介して半導体装置１０の内部回路１２に電源電圧を供給する内部電源回路１１であって、内部電源配線１９Ａに共通接続された複数の電力供給部３０ａ〜３０ｃと、複数の電力供給部３０ａ〜３０ｃのうちの少なくとも一部に関し、活性化及び非活性化のいずれか一方を選択する内部電源制御回路１７とを備えることを特徴とする。 （もっと読む）

【課題】パワーダウン時において、ＤＬＬ回路の動作を継続させるファストイグジットモードと、ＤＬＬ回路の動作を停止させるスローイグジットモードをオンザフライで選択する。
【解決手段】パワーダウンコマンドに応答して所定の内部回路の動作を停止させるパワーダウンコントロール回路１００と、パワーダウンコマンドの発行と同時に外部から選択信号Ａ１２が入力される外部端子１４とを備える。パワーダウンコントロール回路１００は、選択信号Ａ１２がローレベルである場合にはＤＬＬ回路２３の動作を停止させ、選択信号Ａ１２がハイレベルである場合にはＤＬＬ回路２３の動作を継続させる。本発明によれば、パワーダウンコマンドと同時に入力される選択信号Ａ１２によってオンザフライでモード選択が可能となる。 （もっと読む）

【課題】特に多ビット品においてしばしば生じる実効的なデータ転送レートの低下を防止する。
【解決手段】メモリ回路部１１０Ａ，１１０Ｂに対してそれぞれ割り当てられたデータ入出力端子ＬＤＱ，ＵＤＱと、メモリ回路部１１０Ａ，１１０Ｂに対して共通に割り当てられたアドレス端子１３１と、を備える。メモリ回路部１１０Ａは、チップ選択信号ＣＳ１Ｂが活性化されると、メモリ回路部１１０Ｂの動作とは無関係にアドレス信号ＡＤＤに基づいてデータ入出力端子ＬＤＱを介したリード動作又はライト動作を行う。メモリ回路部１１０Ｂは、チップ選択信号ＣＳ２Ｂが活性化されると、メモリ回路部１１０Ａの動作とは無関係にアドレス信号ＡＤＤに基づいてデータ入出力端子ＵＤＱを介したリード動作又はライト動作を行う。これにより、無駄なデータ転送が防止され、実効的なデータ転送レートが高められる。 （もっと読む）