【課題】シミュレーションの精度の低下を抑制しながら、シミュレーションの工数を短縮することができない。
【解決手段】入力部１１は、回路の設計情報を受け付ける。算出部１２は、入力部１１が受け付けた設計情報に基づいて、対象経路の重要度を算出する。作成部１３は、算出部１２が算出した重要度に応じて、前記対象経路内の寄生素子を縮退させて、回路の動作を検証するシミュレーションを行うためのシミュレーションモデルを作成する。 （もっと読む）

【課題】回路動作に必要な配線を形成するための領域が広く、回路の高速動作が可能なスタンダードセルを提供する。
【解決手段】第１のＭＯＳ素子および第２のＭＯＳ素子に信号を供給するための信号線が、電源配線および接地配線の２つの配線と平行に設けられ、これら２つの配線に挟まれ、かつ、第１の導電型ＭＯＳ素子および第２の導電型ＭＯＳ素子のそれぞれから等しい距離に配置されている構成である。 （もっと読む）

【課題】メインアンプから見てメモリセルアレイ側における配線長の差を低減する。
【解決手段】Ｘ方向に沿って配置されたメイン入出力線ＭＩＯＸと、Ｘ方向に沿って配置された複数の入出力ノードＮＤと、複数の増幅回路ＡＭＰを含む増幅回路領域ＡＭＰＡと、Ｙ方向に沿って配置され、メイン入出力線ＭＩＯＸの夫々と対応する入出力ノードＮＤとを各々接続する複数のメイン入出力線ＭＩＯＹとを備える。互いに異なる増幅回路ＡＭＰに割り当てられたメイン入出力線ＭＩＯＹのうち、配線長の長いものほど対応するメイン入出力線ＭＩＯＸのより中央部に接続され、配線長の短いものほど対応するメイン入出力線ＭＩＯＸのより端部に接続されている。これにより、信号経路ごとの配線長の差が小さくなるとともに、最も長い配線経路の配線長が短縮される。 （もっと読む）

【課題】キャパシタ用容量絶縁膜として、比較的低温で容易に、ルチル結晶構造のＴｉＯ_２膜を形成する方法を提供する。
【解決手段】半導体基板１上に酸化シリコン膜２を形成し、スパッタ法を用い、基板温度を３００℃、チャンバー内をＡｒ雰囲気で圧力０．５Ｐａに保持した状態でＴｉターゲットのスパッタリングを行ってＴｉ膜３を成膜し、該Ｔｉ膜３を酸素ガスを供給する熱処理炉を用いたファーネスアニールによって、アニール酸化を行い、ルチル結晶構造を有するＴｉＯ_２膜４とする。 （もっと読む）

【課題】ゲート電極部と容量コンタクトプラグとのショートを防止する。
【解決手段】複数のゲート電極部１０と該ゲート電極部１０間を接続する配線部との上に、耐エッチング膜１７を備えたゲートハードマスク２０を形成後、前記配線部上の前記耐エッチング膜１７を除去する。これにより、ＣＭＰ処理を経てコンタクトプラグ２２を形成し、さらに、エッチングにより容量コンタクトホール２４を開口して容量コンタクトプラグ２５を形成した場合に、ゲート電極部１０と容量コンタクトプラグ２５とのショートを防止することができる。 （もっと読む）

【課題】層間絶縁膜を貫通するように形成した下部電極の外壁を露出する際、湿式エッチングに用いる薬液が下部電極の下層に浸透し、浸透した薬液により半導体装置がダメージを受けやすいという課題があった。
【解決手段】層間絶縁膜２上に、湿式エッチングに耐性を備えたエッチング防止膜５、第一の絶縁膜６、該第一の絶縁膜６より前記湿式エッチングの速度が大きい第二の絶縁膜７をこの順で設ける成膜工程と、エッチング防止膜５、第一の絶縁膜６および第二の絶縁膜７を貫通する開口部８を形成する開口工程と、開口部８にキャパシタの下部電極１０を設ける下部電極形成工程と、第二の絶縁膜７を前記湿式エッチングで除去し下部電極１０を露出する除去工程とを有することを特徴とする。 （もっと読む）

【課題】コマンド制御が行われるメモリ装置において、コマンド実行による動作時の電源電圧の降下分を補償する。
【解決手段】半導体メモリ装置は、コントローラと、このコントローラからの複数のコマンドに其々対応する複数の制御が行われるメモリ装置と、このメモリ装置に電源を供給する電源発生回路とを備える。電源発生回路の電源の電位は、メモリ装置に入力される複数のコマンドに其々対応した複数の電位に設定される。 （もっと読む）

【課題】誘電率が低くかつエッチング耐性に優れた窒化シリコン系絶縁膜を形成する。
【解決手段】基材上にシラン系ガス（ＤＣＳ）、窒化性ガス（ＮＨ３）及びホウ素含有ガス（ＢＣｌ３）を、Ｎ２パージを逐次行いながらこの順で供給してホウ素含有窒化シリコン層を形成する工程と、このホウ素含有窒化シリコン層に、プラズマにより活性化された窒化性ガス（活性化ＮＨ３）を供給する工程とを含み、これらの工程をこの順で繰り返し行う成膜方法。 （もっと読む）

【課題】新規な成膜装置および成膜方法を提供する。
【解決手段】本実施形態に係る成膜装置は、原料ガスの噴出口が設けられたガス導入管と、前記原料ガス中の原料を堆積させる基板が配置される基板配置場所と、前記噴出口と前記基板配置場所との間に設置された、前記原料ガス中に含まれる不純物の少なくとも一部を堆積させる堆積部材とを、処理室内に備えている。本実施形態に係る成膜方法は、処理室内に原料ガスを導入し、前記原料ガス中に含まれる不純物の少なくとも一部を基板に到達する前に堆積部材に堆積させ、前記基板上に前記原料ガス中の原料を堆積させる。 （もっと読む）

【課題】組立ラインのクリーン度を向上させても、半導体装置の製造歩留まりを、ある一定値以上に向上させることが困難であった
【解決手段】エピタキシャル成長法により半導体基板１にエピタキシャル層２を設ける成膜工程と、前記エピタキシャル層２に半導体素子３を設ける工程と、前記半導体基板１を除去して、前記エピタキシャル層のみを残す除去工程とを備える。 （もっと読む）