【課題】回路に発生したノイズが接地電位供給配線を介して他の回路に流れるのを防いだ半導体装置を提供する。
【解決手段】第１および第２のパッド列と、第１のパッド列の近くに設けられた第１の配線に接続された第１の接地電位供給電極と、第２のパッド列の近くに設けられた第２の配線に接続された第２の接地電位供給電極とを有し、第１のパッド列は、チップ内の第１の回路に接続され、第１のボンディングワイヤを介して第１の配線と接続された第１のパッドと、チップ内の第２の回路に接続され、第２のパッド列をまたぐ第２のボンディングワイヤを介して第２の配線と接続された第２のパッドとを含む構成である。 （もっと読む）

【課題】クラックの発生・拡大を防止して、半導体装置の歩留まりを向上させる。
【解決手段】半導体装置は、層間絶縁膜と、第１の領域と、第１のクラックストップとを備えた半導体チップを有する。第１の領域は、第１の開口内の内壁上に順に形成された下部電極及び誘電体膜と、第１の開口内に充填された上部電極と、を有する複数のキャパシタと、各キャパシタの上部電極と電気的に接続されるように設けられたプレート電極と、を有する。第１のクラックストップは、第２の開口の内壁上に順に形成された第１の膜及び第２の膜と、第２の開口内に充填された第３の膜と、第３の膜と接するように設けられた上部領域と、を有する。 （もっと読む）

【課題】キャパシタの下部電極のダメージを抑制することができる半導体装置およびその製造方法を提供するものである。
【解決手段】本発明の半導体装置は、立設する複数の電極と、前記電極の立設を保持する第１の絶縁膜と、前記電極が貫通するように前記第１の絶縁膜に形成され、各々の前記電極の外周側面の少なくとも一部に接触する複数の孔部と、前記第１の絶縁膜に形成され、前記複数の孔部のうちその一部の孔部に連結する第１の開口と、前記第１の絶縁膜に形成され、前記複数の孔部のいずれの孔部に対してよりも前記溝部に近接する位置に配置すると共に前記複数の孔部のいずれにも連結しない第２の開口とを、備えたことを特徴とすることを特徴とする。 （もっと読む）

【課題】ＢＣｌ_３ガスを用いたポリシリコン膜の形成を複数回、連続して実施する際の膜厚の変動を防止する。
【解決手段】Ｈを含むＳｉ源およびＢおよびＣｌを含むＢ源を有する原料ガスを反応室内に供給して、半導体基板上にＢを含有したポリシリコン膜を形成する工程と、原料ガスを排出した後にＯ_２ガスを前記反応室内に供給する工程と、を具備してなることを特徴とする半導体装置の製造方法を採用する。 （もっと読む）

【課題】ウェハ上に半導体装置を形成した後、その内部回路の遅延量を制御可能とする。
【解決手段】内部電源回路１１は、内部電源配線３０Ａを介して半導体装置１０の内部回路１２に電源電圧ＶＡを供給する内部電源回路であって、それぞれ互いに異なる温度依存性を有する複数のリファレンス電位ＶＡＲＥＦを生成可能に構成されたリファレンス電位発生回路１６と、リファレンス電位発生回路１６により生成されたリファレンス電位ＶＡＲＥＦを基準として電源電圧ＶＡを生成する内部電源発生回路１５Ａと、リファレンス電位発生回路１６に生成させるリファレンス電位ＶＡＲＥＦを選択する制御回路１８とを備える。 （もっと読む）

【課題】レシーバの終端抵抗値やドライバのオン抵抗の決定の最適化を図り、且つ、該決定の工数を削減する半導体装置、システム、方法の提供。
【解決手段】、伝送信号のＤＣ電圧レベルとＡＣ電圧の振幅の一端のレベルを一致させるように、レシーバの終端抵抗値（ＲＴＴ）やドライバのオン抵抗Ｒｏｎを調整する。 （もっと読む）

【課題】選択素子としてダイオードを用いた半導体記憶装置の集積度を高めるとともに、結晶欠陥に起因するリーク電流を低減する。
【解決手段】半導体基板１００の一部であり、それぞれｐｎ接合ダイオードのアノード及びカソードの一方及び他方として機能する不純物拡散層１０３，１０４と、不純物拡散層１０４に接続された記録層ＰＣと、不純物拡散層１０３上に設けられた筒状のサイドウォール絶縁膜１０６とを備える。不純物拡散層１０４の少なくとも一部及び記録層ＰＣの少なくとも一部は、サイドウォール絶縁膜１０６に囲まれた領域内に形成されている。本発明によれば、ピラー状のｐｎ接合ダイオードと記録層ＰＣが自己整合的に形成されることから、集積度を高めることが可能となる。また、シリコンピラーが半導体基板の一部であることから、結晶欠陥に起因するリーク電流が低減される。 （もっと読む）

【課題】DRAMにおいて、データ保持時間がランダム・テレグラフ・ノイズ的に変化してリテンション不良となるものをスクリーニングする。
【解決手段】データ保持機能を調べるポーズ・リフレッシュ試験を行う直前に、メモリセルトランジスタを構成する基板のゲート電極側界面に正孔が蓄積されるようなバイアスを、ゲート電極に印加することと、このようなポーズ・リフレッシュ試験をチップ全面全ビットにおいて１回、もしくは複数回繰り返して行うことでて、データ保持能力のランダムな経時変化に起因したリテンション不良を生じる可能性のあるビットをスクリーニングする。 （もっと読む）

【課題】高いデータ転送レートを実現可能なLoad Reduced型のメモリモジュールを提供する。
【解決手段】モジュール基板１１０に搭載された複数のメモリチップ２００及びそれぞれ２個以上のメモリチップが割り当てられた複数のデータレジスタバッファ３００を備える。複数のデータレジスタバッファ３００のそれぞれは、データ配線Ｌ０を介してデータコネクタに接続されるＭ個（Ｍは１以上の整数）の入出力端子と、データ配線Ｌ１，Ｌ２を介して対応するメモリチップ２００のデータ端子に接続されるＮ個（Ｎは２Ｍ以上の整数）の入出力端子とを有しており、これにより、データ配線Ｌ１，Ｌ２の数がデータ配線Ｌ０の数のＮ／Ｍ倍とされている。本発明によれば、データ配線Ｌ１，Ｌ２の負荷容量が大幅に低減されることから、非常に高いデータ転送レートを実現することが可能となる。 （もっと読む）

【課題】外部から供給される電源の電圧に幅がある場合であっても、小さな面積で、リップルノイズを低減する電源電圧生成回路及び半導体装置を提供する。
【解決手段】第１の内部電源電圧を生成する第１のチャージポンプ回路と、第１の内部電源電圧よりも電圧値が大きい第２の内部電源電圧を生成する第２のチャージポンプ回路と、を備え、少なくとも第２のチャージポンプ回路の出力側である２次側の充電端子に第１のチャージポンプ回路の出力端子が接続され、第２のチャージポンプ回路の出力電圧は、第１の内部電源電圧の値から所定電圧値が加算された電圧値を出力する。 （もっと読む）