内部電源回路、半導体装置、及び半導体装置の製造方法
【課題】ウェハ上に半導体装置を形成した後、その内部回路の遅延量を制御可能とする。
【解決手段】内部電源回路１１は、内部電源配線３０Ａを介して半導体装置１０の内部回路１２に電源電圧ＶＡを供給する内部電源回路であって、それぞれ互いに異なる温度依存性を有する複数のリファレンス電位ＶＡＲＥＦを生成可能に構成されたリファレンス電位発生回路１６と、リファレンス電位発生回路１６により生成されたリファレンス電位ＶＡＲＥＦを基準として電源電圧ＶＡを生成する内部電源発生回路１５Ａと、リファレンス電位発生回路１６に生成させるリファレンス電位ＶＡＲＥＦを選択する制御回路１８とを備える。
【解決手段】内部電源回路１１は、内部電源配線３０Ａを介して半導体装置１０の内部回路１２に電源電圧ＶＡを供給する内部電源回路であって、それぞれ互いに異なる温度依存性を有する複数のリファレンス電位ＶＡＲＥＦを生成可能に構成されたリファレンス電位発生回路１６と、リファレンス電位発生回路１６により生成されたリファレンス電位ＶＡＲＥＦを基準として電源電圧ＶＡを生成する内部電源発生回路１５Ａと、リファレンス電位発生回路１６に生成させるリファレンス電位ＶＡＲＥＦを選択する制御回路１８とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部電源回路、半導体装置、及び半導体装置の製造方法に関し、特に内部回路の遅延量を制御できる内部電源回路、半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭなどの半導体装置は、外部から入力される電圧（外部電圧）の他、外部電圧を昇圧又は降圧することにより得られる内部電圧も用いて動作するように構成されている。内部電圧の具体的な値は、ヒューズトリミングなどを用いて製造時点で調整される（特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１５０７９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、半導体装置には多数の内部回路が含まれる。各内部回路の出力信号は、入力信号に対してある程度の遅延を有するが、この遅延の量にはプロセス変動を原因とするバラツキがあるため、ウェハ上に半導体装置を形成した後、その内部回路の遅延量を制御可能とすることが望まれる。
【課題を解決するための手段】
【０００５】
本発明による内部電源回路は、内部電源配線を介して半導体装置の内部回路に電源電圧を供給する内部電源回路であって、それぞれ互いに異なる温度依存性を有する複数のリファレンス電位を生成可能に構成されたリファレンス電位発生回路と、前記リファレンス電位発生回路により生成された前記リファレンス電位を基準として前記電源電圧を生成する内部電源発生回路と、前記リファレンス電位発生回路に生成させる前記リファレンス電位を選択する制御回路とを備えることを特徴とする。
【０００６】
また、本発明による半導体装置は、上記各内部電源回路のうちいずれか少なくとも一方と、該内部電源回路から供給される電源電圧により動作する内部回路とを備えることを特徴とする。
【０００７】
また、本発明の一側面による半導体装置の製造方法は、それぞれ互いに異なる温度依存性を有する複数のリファレンス電位の中のひとつを生成し、電源電圧を生成する内部電源発生回路に供給するリファレンス電位発生回路と、前記リファレンス電位発生回路に生成させる前記リファレンス電位を示すリファレンス電位情報を記憶する記憶回路とを備える半導体装置の製造方法であって、前記リファレンス電位発生回路に生成させる前記リファレンス電位を選択する選択ステップと、前記内部電源発生回路により生成された電源電圧を内部回路に供給した場合の、該内部回路の遅延量を測定する測定ステップと、前記測定ステップの測定結果に基づき、前記記憶回路にリファレンス電位情報を書き込む書込ステップとを備えることを特徴とする。
【０００８】
また、本発明の他の一側面による半導体装置の製造方法は、温度変化に伴って電圧が変化するものであってその変化量が調整可能とされた第１の電圧と、温度変化に伴って変化しない第２の電圧との和として定義される電源電圧を用いる半導体装置の製造方法であって、第１の温度において前記第２の電圧を決定するステップと、前記第１の温度とは異なる第２の温度において前記変化量を調整するステップとを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、半導体装置をウェハ上に形成した後、内部回路の遅延量を制御することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態による半導体装置の機能ブロックと、半導体装置のテストを行うテスタの機能ブロックとを示す概略ブロック図である。
【図２】（ａ）は、本発明の実施の形態によるリファレンス遅延回路の回路構成の一例を示す論理回路図である。（ａ）は、本発明の実施の形態によるリファレンス遅延回路の入力信号と出力信号の例を示す図である。
【図３】本発明の実施の形態によるリファレンス電位発生回路の機能ブロックを示す図である。
【図４】本発明の実施の形態による電圧発生回路を示す図である。
【図５】本発明の実施の形態による電圧発生回路の機能の一部を実現する他の回路を示す図である。
【図６】本発明の実施の形態による第１選択回路を示す図である。
【図７】本発明の実施の形態による第２選択回路を示す図である。
【図８】本発明の実施の形態による第３選択回路を示す図である。
【図９】本発明の実施の形態による第３選択回路を示す図である。
【図１０】本発明の実施の形態による第４選択回路を示す図である。
【図１１】本発明の実施の形態によるリファレンス電圧の調節による遅延時間の調整動作を示すフローチャートである。
【図１２】横軸に温度、縦軸に電圧を取り、電圧ＶＢＥと電圧ＶＢＥ−ＶＢＥＲを描画した図である。
【図１３】横軸に温度、縦軸に電圧を取り、図１２に記載した電圧ＶＢＥ−ＶＢＥＲに加え、電圧ＶＤＬＹＲ＋α（ＶＢＥ−ＶＢＥＲ）を描画した図である。
【図１４】横軸に温度、縦軸に電圧を取り、リファレンス電位ＶＡＲＥＦを描画したものである。
【図１５】本発明の実施の形態による内部回路を示す図である。
【図１６】テスタに代えてコントローラを用いる変形例による半導体装置のシステム構成図である。
【図１７】本発明の実施の形態の変形例による半導体装置の機能ブロックと、半導体装置のテストを行うテスタの機能ブロックとを示す概略ブロック図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の実施の形態による半導体装置１０の機能ブロックと、半導体装置１０のテストを行うテスタ５０の機能ブロックとを示す概略ブロック図である。
【００１３】
半導体装置１０は、例えばＤＲＡＭ(Dynamic Random Access Memory)，ＳＲＡＭ(Static Random Access Memory)，ＦＬＡＳＨメモリ(FLASH memory)などの半導体記憶装置であり、図１に示すように、内部電源回路１１、内部回路１２、コマンドデコーダ１３ａ、及びアドレスラッチ回路１３ｂを備える。また、半導体装置１０は、外部端子として電源端子１０ａ、コマンド端子１０ｂ、アドレス端子１０ｃ、及びデータ入出力端子１０ｄを有している。電源端子１０ａは、外部電源電圧ＶＤＤが供給される端子であり、供給された外部電源電圧ＶＤＤは外部電源配線３０Ｘを介して内部電源回路１１、内部回路１２などに供給される。また、コマンド端子１０ｂ及びアドレス端子１０ｃは、それぞれコマンドＣＭＤ及びアドレスＡＤＤが入力される端子である。データ入出力端子１０ｄは、内部回路１２に入力されるデータＤＱ又は内部回路１２から入力されるデータＤＱを入出力する端子であるが、後述するテストモード時においては内部電源回路１１のモニタ用端子としても用いられる。
【００１４】
内部電源回路１１は、外部電源電圧ＶＤＤから１又は複数の内部電源電圧ＶＡ〜ＶＣを発生し、半導体装置１０の内部回路１２に出力する回路である。内部電源回路１１には、外部電源電圧ＶＤＤより低い電圧値の内部電源電圧ＶＸＸを生成する降圧レギュレータに相当する回路や、外部電源電圧ＶＤＤより高い電圧値の内部電源電圧ＶＰＰを生成するＶＰＰジェネレータに相当する回路などが含まれている。内部電源回路１１の詳細については後述する。
【００１５】
内部回路１２は、半導体装置１０の主たる機能を実現するための回路である。一例として半導体装置１０がＤＲＡＭである場合、内部回路１２は、メモリセルアレイやその周辺回路が該当する。内部回路１２の動作電源としては、外部から供給される外部電源電圧ＶＤＤの他、内部電源回路１１から供給される内部電源電圧ＶＡ〜ＶＣが用いられる。
【００１６】
コマンドデコーダ１３ａは、外部から供給されるコマンドＣＭＤをデコードして各種内部コマンドＩＣＭＤを生成する回路であり、生成された内部コマンドＩＣＭＤは内部電源回路１１や内部回路１２に供給される。例えば半導体装置１０がＤＲＡＭである場合、コマンドＣＭＤとしては、アクティブコマンド、リードコマンド、ライトコマンド、プリチャージコマンドなどの他、テストモードにエントリするためのテストコマンドが含まれる。内部コマンドＩＣＭＤのうち、テストモードを示すコマンドＩＴＥＳＴは、内部電源回路１１に供給される。
【００１７】
アドレスラッチ回路１３ｂは、外部から供給されるアドレスＡＤＤをラッチし、これを内部回路１２に供給する回路である。テストモードにエントリしている場合、ラッチされたアドレスＡＤＤは内部電源回路１１に供給され、後述するテストコード信号ＴＣＯＤＥｎ（ｎは自然数。）として用いられる。
【００１８】
次に、内部電源回路１１について詳細に説明する。
【００１９】
内部電源回路１１は、図１に示すように、ヒューズ回路１４、内部電源発生回路１５Ａ〜１５Ｃ、リファレンス電位発生回路１６、テスト制御回路１７、信号選択回路１８、リファレンス遅延回路１９、及びテスト入出力制御回路２０を備える。
【００２０】
ヒューズ回路１４は複数のヒューズを含み、製造工程でのヒューズトリミングによりコード信号ＦＣＯＤＥｎ（ｎは自然数。）を不揮発的に記憶する記憶回路である。コード信号ＦＣＯＤＥｎは、リファレンス電位発生回路１６に生成させるリファレンス電位を示す情報（リファレンス電位情報）である。
【００２１】
内部電源発生回路１５Ａ〜１５Ｃは、外部電源配線３０Ｘより供給される外部電源電圧ＶＤＤを受けて、それぞれ内部電源電圧ＶＡ〜ＶＣを発生する回路であり、それぞれが上述した降圧レギュレータやＶＰＰジェネレータに相当する。内部電源電圧ＶＡ〜ＶＣのリファレンス電位ＶＡＲＥＦ〜ＶＣＲＥＦは、後述するリファレンス電位発生回路１６から供給される。内部電源発生回路１５Ａ〜１５Ｃは、それぞれ異なる内部電源配線３０Ａ〜３０Ｃに接続されており、対応する内部電源配線に内部電源電圧ＶＡ〜ＶＣを供給する。なお、内部電源発生回路の数は３つに限られるものではない。
【００２２】
リファレンス電位発生回路１６は、リファレンス電位ＶＡＲＥＦ〜ＶＣＲＥＦを発生し、内部電源発生回路１５Ａ〜１５Ｃに対して出力する回路である。リファレンス電位発生回路１６は、リファレンス電位ごとに、それぞれ互いに異なる温度依存性を有する複数の電位を生成可能に構成されており、その中から後述するコード信号ＶＩＮｎ（ｎは自然数。）により選択される電位を生成してリファレンス電位とする。
【００２３】
また、後に詳しく説明するが、リファレンス電位発生回路１６は、温度依存性を有する電圧ＶＢＥと温度依存性を実質的に有しない電圧ＶＢＥＲとを生成するように構成されている。電圧ＶＢＥＲの具体的な値もコード信号ＶＩＮｎにより選択される。リファレンス電位発生回路１６は、これらの電圧の差分電圧ＶＢＥ−ＶＢＥＲを出力端子１６ａから出力する。
【００２４】
テスト制御回路１７は、テスト信号ＩＴＥＳＴが活性化している場合にアドレスＡＤＤをテストコード信号ＴＣＯＤＥｎとして出力する回路である。テスト信号ＩＴＥＳＴはテストモード時に活性化される信号であり、テスト制御回路１７を介して信号選択回路１８、リファレンス遅延回路１９、及びテスト入出力制御回路２０に出力される。テストコード信号ＴＣＯＤＥｎは、コード信号ＦＣＯＤＥｎと同様、リファレンス電位発生回路１６に生成させるリファレンス電位を示すリファレンス電位情報であり、信号選択回路１８に出力される。
【００２５】
信号選択回路１８は、テスト制御回路１７の出力であるテストコード信号ＴＣＯＤＥｎと、ヒューズ回路１４の出力であるヒューズコード信号ＦＣＯＤＥｎのいずれか一方を選択し、コード信号ＶＩＮｎとしてリファレンス電位発生回路１６に出力する。具体的には、テストモードにエントリしてない通常動作モードにおいては、ヒューズコード信号ＦＣＯＤＥｎを選択し、これをコード信号ＶＩＮｎとしてリファレンス電位発生回路１６に出力する。一方、テストモードにエントリしている場合（テスト信号ＩＴＥＳＴが活性化している期間。）には、テストコード信号ＴＣＯＤＥｎを選択し、これをコード信号ＶＩＮｎとしてリファレンス電位発生回路１６に出力する。信号選択回路１８は、このようにしてコード信号ＶＩＮｎを出力することで、リファレンス電位発生回路１６に生成させるリファレンス電位を選択する制御回路として機能する。
【００２６】
リファレンス遅延回路１９は、入力信号ＴＤＬＹ０を遅延させ、出力信号ＴＤＬＹ１０として出力端子１９ａから出力する回路である。
【００２７】
図２（ａ）は、リファレンス遅延回路１９の回路構成の一例を示す論理回路図である。同図に示すように、リファレンス遅延回路１９はインバータチェーン１９ｂとＯＲ回路１９ｃとを有する。なお、インバータチェーン１９ｂとＯＲ回路１９ｃの電源電圧としては、図２（ａ）に示すように、内部電源発生回路１５Ａにより生成される電源電圧ＶＡを用いる。
【００２８】
インバータチェーン１９ｂには入力信号ＴＤＬＹ０が入力される。ＯＲ回路１９ｃの一方の入力端子にはインバータチェーン１９ｂの出力端子が接続され、他方の入力端子には入力信号ＴＤＬＹ０が入力される。以上の構成により、図２（ｂ）に示すように、ＯＲ回路１９ｃの出力端子に現れる出力信号ＴＤＬＹ１０は、入力信号ＴＤＬＹ０を一定時間Ｄ（遅延時間）遅延させた信号となる。遅延時間Ｄは、主としてインバータチェーン１９ｂでの信号の遅延量によって決まるが、インバータチェーン１９ｂは電源電圧として電圧ＶＡを用いており、インバータチェーン１９ｂでの信号の遅延量は電源電圧に依存することから、遅延時間Ｄは電圧ＶＡの値に応じて変化する。
【００２９】
図１に戻る。テスト入出力制御回路２０は、テスト信号ＩＴＥＳＴの活性化に応答して、リファレンス電位発生回路１６の出力端子１６ａをデータ入出力端子１０ｄに接続する。また、リファレンス遅延回路１９の出力端子１９ａも同様にデータ入出力端子１０ｄに接続する。この接続がなされると、テスタ５０は、出力端子１６ａに出力される電圧ＶＢＥ−ＶＢＥＲと、出力端子１９ａに出力される電圧ＴＤＬＹ１０とを直接モニタすることが可能になる。
【００３０】
また、テスト入出力制御回路２０は、テスタ５０から入力信号ＴＤＬＹ０を供給され、供給された入力信号ＴＤＬＹ０をリファレンス遅延回路１９へ出力する処理も行う。
【００３１】
以下、リファレンス電位発生回路１６について詳細に説明する。
【００３２】
図３は、リファレンス電位発生回路１６の機能ブロックを示す図である。同図では、リファレンス電位ＶＡＲＥＦの生成に関わる部分のみを示している。同図に示すように、リファレンス電位発生回路１６は電圧発生回路４０、第１〜第４選択回路４１〜４４を有している。
【００３３】
電圧発生回路４０は、負の温度依存性を有する電圧ＶＢＥと、互いに異なる電圧値を有する複数の定電圧ＶＢＥＲｍ（ｍは１〜Ｍの自然数。）と、互いに異なる電圧値を有する複数の定電圧（１／２）ＶＤＬＹＲｋ（ｋは１〜Ｋの自然数。）とを生成する。
【００３４】
図４は、電圧発生回路４０の具体的な回路を示す図である。同図に示すように、電圧発生回路４０はオペアンプ６０，６１と、ダイオード接続されたＰＮＰ型バイポーラトランジスタ６２，６３と、抵抗６４〜６７及び６８１〜６８Ｐ（Ｐは自然数。）とを有している。
【００３５】
オペアンプ６０の出力端子と非反転入力端子との間には接点ａを通る帰還回路が設けられ、抵抗６４は接点ａとオペアンプ６０の出力端子との間に挿入される。同様に、オペアンプ６０の出力端子と反転入力端子との間には接点ｂを通る帰還回路が設けられ、抵抗６５は接点ｂとオペアンプ６０の出力端子との間に挿入される。
【００３６】
トランジスタ６２はダイオード接続されており、ベースとコレクタはグランドに、エミッタは接点ａにそれぞれ接続されている。トランジスタ６３もダイオード接続されており、ベースとコレクタはグランドに、エミッタは抵抗６６を介して接点ｂにそれぞれ接続されている。
【００３７】
オペアンプ６０の出力端子はオペアンプ６１の非反転入力端子にも接続される。オペアンプ６１の出力端子には、グランドとの間に抵抗６７及び６８１〜６８Ｐがこの順で直列に接続されている。抵抗６７はオペアンプ６１の反転入力端子と接続されているが、その接続点は可変とされている。これにより、オペアンプ６１の出力電圧ＶＦが調整可能となっている。
【００３８】
以上の構成により、オペアンプ６０の出力電圧ＶＢＧＲ及びオペアンプ６１の出力電圧ＶＦは温度や外部電源電圧ＶＤＤの変化に依存しない定電圧となり、接点ａに現れる電圧は負の温度依存性（温度が高いほど電圧が低くなる特性。）を有する電圧となる。電圧発生回路４０は、この接点ａに現れる電圧を電圧ＶＢＥとして出力する。なお、電圧ＶＢＥの温度に対する変化の割合は一定となる。
【００３９】
一方、定電圧ＶＢＥＲｍ及び定電圧（１／２）ＶＤＬＹＲｋは、電圧ＶＦの抵抗分割により生成される。すなわち、電圧発生回路４０は、直列に接続された抵抗６７及び６８１〜６８Ｐの接続点ごとに取り出し線を有しており、この取り出し線に現れる電圧を定電圧ＶＢＥＲｍ及び定電圧（１／２）ＶＤＬＹＲｋとして出力する。定電圧ＶＢＥＲｍ及び定電圧（１／２）ＶＤＬＹＲｋの具体的な値は、抵抗６７及び６８１〜６８Ｐの抵抗値を適宜選択することにより決定すればよい。
【００４０】
なお、電圧ＶＢＥは、図５に示す回路によって生成することも可能である。図５に示す回路は、外部電源配線３０Ｘとグランドとの間に定電流源６９とダイオード７０とが直列接続された構成を有している。電圧ＶＢＥは、定電流源６９とダイオード７０との接続点から取り出される。これによっても、電圧ＶＢＥは負の温度依存性を有し、温度に対する変化の割合が一定である電圧となる。
【００４１】
図３に戻る。リファレンス電位発生回路１６には、信号選択回路１８からコード信号ＶＩＮｎが入力される。コード信号ＶＩＮｎは、上述したようにリファレンス電位発生回路１６に生成させるリファレンス電位を示すリファレンス電位情報であるが、より具体的には、それぞれ第１〜第４選択回路４１〜４４に対応する４つのコード信号ＶＩＮ１〜４を含んで構成される。
【００４２】
コード信号ＶＩＮ１は、複数の定電圧ＶＢＥＲｍのうち第１選択回路４１が選択すべきものを示す情報である。第１選択回路４１は、コード信号ＶＩＮ１に応じて複数の定電圧ＶＢＥＲｍの中から一の定電圧を選択し、定電圧ＶＢＥＲとして第３選択回路４３に出力する。
【００４３】
コード信号ＶＩＮ２は、複数の定電圧（１／２）ＶＤＬＹＲｋのうち第２選択回路４２が選択すべきものを示す情報である。第２選択回路４２は、コード信号ＶＩＮ２に応じて複数の定電圧（１／２）ＶＤＬＹＲｋの中から一の定電圧を選択し、定電圧（１／２）ＶＤＬＹＲとして第４選択回路４４に出力する。
【００４４】
コード信号ＶＩＮ３は、リファレンス電位ＶＡＲＥＦの温度に対する変化係数αを示す情報である。第３選択回路４３は、まず初めに電圧発生回路４０が生成した電圧ＶＢＥと、第１選択回路４１から入力された定電圧ＶＢＥＲとの差分電圧ＶＢＥ−ＶＢＥＲを生成する。さらに、差分電圧ＶＢＥ−ＶＢＥＲを抵抗分割することにより、複数の電圧（ｑ／Ｑ）（ＶＢＥ−ＶＢＥＲ）（ｑは１〜Ｑの自然数。）を生成する。第３選択回路４３は、コード信号ＶＩＮ３に応じて複数の電圧（ｑ／Ｑ）（ＶＢＥ−ＶＢＥＲ）の中から一の電圧を選択し、電圧α（ＶＢＥ−ＶＢＥＲ）として第４選択回路４４及びテスト入出力制御回路２０に出力する。
【００４５】
コード信号ＶＩＮ４は、リファレンス電位ＶＡＲＥＦの温度依存性が正負いずれであるかを示す情報である。第４選択回路４４は、コード信号ＶＩＮ４により示される温度依存性が正である場合には、入力されている定電圧（１／２）ＶＤＬＹＲと電圧α（ＶＢＥ−ＶＢＥＲ）とを用いて電圧ＶＤＬＹＲ−α（ＶＢＥ−ＶＢＥＲ）を生成し、電圧ＶＡＲＥＦとして内部電源発生回路１５Ａに出力する。一方、コード信号ＶＩＮ４により示される温度依存性が負である場合には、電圧ＶＤＬＹＲ＋α（ＶＢＥ−ＶＢＥＲ）を生成し、電圧ＶＡＲＥＦとして内部電源発生回路１５Ａに出力する。
【００４６】
以下、第１〜第４選択回路４１〜４４のより具体的な回路構成について説明する。
【００４７】
図６は、第１選択回路４１の具体的な回路を示す図である。同図に示すように、第１選択回路４１は、それぞれ接地電位及び電圧ＶＢＥＲ１〜ＶＢＥＲＭが入力されるトランスファーゲート７１０〜７１Ｍを有している。各トランスファーゲート７１０〜７１Ｍの出力は第３選択回路４３に接続されている。また、各トランスファーゲート７１０〜７１Ｍのゲートにはそれぞれ、コード信号ＶＩＮ１を構成するコード信号成分ＶＩＮ１（０）〜（Ｍ）が入力される。
【００４８】
コード信号成分ＶＩＮ１（０）〜（Ｍ）は、１つのみが活性化し、残りが不活性となるよう構成されている。したがって、コード信号成分ＶＩＮ１（ｍ）（ｍは１〜Ｍの自然数。）が活性化すると、対応するトランスファーゲート７１ｍが導通状態、他のトランスファーゲートが非導通状態となることから、第３選択回路４３には電圧ＶＢＥＲｍが電圧ＶＢＥＲとして出力される。コード信号成分ＶＩＮ１（０）が活性化した場合には、対応するトランスファーゲート７１０が導通状態、他のトランスファーゲートが非導通状態となることから、第３選択回路４３には接地電位が電圧ＶＢＥＲとして出力される。
【００４９】
図７は、第２選択回路４２の具体的な回路を示す図である。同図に示すように、第２選択回路４２は、それぞれ電圧（１／２）ＶＤＬＹＲ１〜（１／２）ＶＤＬＹＲＫが入力されるトランスファーゲート７２１〜７２Ｋを有している。各トランスファーゲート７２１〜７２Ｋの出力は第４選択回路４４に接続されている。また、各トランスファーゲート７２１〜７２Ｋのゲートにはそれぞれ、コード信号ＶＩＮ２を構成するコード信号成分ＶＩＮ２（１）〜（Ｋ）が入力される。
【００５０】
コード信号成分ＶＩＮ２（１）〜（Ｋ）は、１つのみが活性化し、残りが不活性となるよう構成されている。したがって、コード信号成分ＶＩＮ２（ｋ）（ｋは１〜Ｋの自然数。）が活性化すると、対応するトランスファーゲート７２ｋが導通状態、他のトランスファーゲートが非導通状態となることから、第４選択回路４４には電圧（１／２）ＶＤＬＹＲｋが電圧（１／２）ＶＤＬＹＲとして出力される。
【００５１】
図８及び図９は、第３選択回路４３の具体的な回路を示す図である。これらの図に示すように、第３選択回路４３は、ボルテージフォロア７３，７６と、減算回路７５と、抵抗７４１，７４２，７７１〜７７Ｑと、トランスファーゲート７８１〜７８Ｑとを有している。
【００５２】
ボルテージフォロア７３の非反転入力端子には電圧発生回路４０から電圧ＶＢＥが入力される。したがってボルテージフォロア７３の出力端子の電位は電圧ＶＢＥとなる。
【００５３】
抵抗７４１，７４２は同じ抵抗値を有し、ボルテージフォロア７３の出力端子とグランドとの間に直列接続されている。したがって、抵抗分割により抵抗７４１，７４２の接続点の電圧は（１／２）ＶＢＥとなり、この電圧（１／２）ＶＢＥは減算回路７５の非反転入力端子に入力される。
【００５４】
減算回路７５の反転入力端子は、第１選択回路４１の出力端子と減算回路７５自身の出力端子にそれぞれ同じ抵抗値Ｒ１を有する抵抗を介して接続される。反転入力端子には電圧ＶＢＥＲが供給され、非反転入力端子には上述したように電圧（１／２）ＶＢＥが供給されるので、減算回路７５の出力端子の電位は電圧ＶＢＥ−ＶＢＥＲとなる。この電圧ＶＢＥ−ＶＢＥＲはボルテージフォロア７６の非反転入力端子に入力される。したがってボルテージフォロア７６の出力端子の電位も電圧ＶＢＥ−ＶＢＥＲとなる。
【００５５】
抵抗７７１〜７７Ｑはいずれも同じ抵抗値を有し、ボルテージフォロア７６の出力端子とグランドとの間に直列接続されている。したがって、各抵抗の接続点の電位は、グランド側から順に（１／Ｑ）（ＶＢＥ−ＶＢＥＲ），・・・，（（Ｑ−１）／Ｑ）（ＶＢＥ−ＶＢＥＲ）となる。つまり、（１／Ｑ）（ＶＢＥ−ＶＢＥＲ）間隔の複数の電圧が生成される。
【００５６】
生成された（１／Ｑ）（ＶＢＥ−ＶＢＥＲ）間隔の複数の電圧（接地電位を含む。）は、図９に示すように、低い電圧から順にトランスファーゲート７８０〜７８Ｑに入力される。各トランスファーゲート７８０〜７８Ｑの出力は第４選択回路４４及びテスト入出力制御回路２０に接続されている。また、各トランスファーゲート７８０〜７８Ｑのゲートにはそれぞれ、コード信号ＶＩＮ３を構成するコード信号成分ＶＩＮ３（０）〜（Ｑ）が入力される。
【００５７】
コード信号成分ＶＩＮ３（０）〜（Ｑ）は、１つのみが活性化し、残りが不活性となるよう構成されている。したがって、コード信号成分ＶＩＮ３（ｑ）（ｑは１〜Ｑの自然数。）が活性化すると、対応するトランスファーゲート７８ｑが導通状態、他のトランスファーゲートが非導通状態となることから、第４選択回路４４及びテスト入出力制御回路２０には電圧α（ＶＢＥ−ＶＢＥＲ）（α＝ｑ／Ｑ）が出力される。コード信号成分ＶＩＮ３（０）が活性化した場合には、対応するトランスファーゲート７８０が導通状態、他のトランスファーゲートが非導通状態となることから、第４選択回路４４及びテスト入出力制御回路２０には接地電位が出力される。
【００５８】
図１０は、第４選択回路４４の具体的な回路を示す図である。同図に示すように、第４選択回路４４は、反転増幅器７９と、ボルテージフォロア８０と、減算回路８１，８２と、トランスファーゲート８３１，８３２とを有している。
【００５９】
反転増幅器７９の反転入力端子は、第３選択回路４３の出力端子と反転増幅器７９自身の出力端子にそれぞれ同じ抵抗値Ｒ２を有する抵抗を介して接続される。したがって、反転入力端子には電圧α（ＶＢＥ−ＶＢＥＲ）が供給される。非反転入力端子は接地される。以上の構成により、反転増幅器７９の出力端子の電位は、入力電圧の符号を反転した−α（ＶＢＥ−ＶＢＥＲ）となる。この電圧−α（ＶＢＥ−ＶＢＥＲ）はボルテージフォロア８０の非反転入力端子に入力される。したがってボルテージフォロア８０の出力端子の電位も電圧−α（ＶＢＥ−ＶＢＥＲ）となる。
【００６０】
減算回路８１の反転入力端子は、ボルテージフォロア８０の出力端子と減算回路８１自身の出力端子にそれぞれ同じ抵抗値Ｒ３を有する抵抗を介して接続される。したがって、反転入力端子には電圧−α（ＶＢＥ−ＶＢＥＲ）が供給される。非反転入力端子は第２選択回路４２に接続され、電圧（１／２）ＶＤＬＹＲが供給される。以上の構成により、減算回路８１の出力端子の電位はＶＤＬＹＲ＋α（ＶＢＥ−ＶＢＥＲ）となる。
【００６１】
減算回路８２の反転入力端子は、第３選択回路４３の出力端子と減算回路８２自身の出力端子にそれぞれ同じ抵抗値Ｒ４を有する抵抗を介して接続される。したがって、反転入力端子には電圧α（ＶＢＥ−ＶＢＥＲ）が供給される。非反転入力端子は第２選択回路４２に接続され、電圧（１／２）ＶＤＬＹＲが供給される。以上の構成により、減算回路８２の出力端子の電位はＶＤＬＹＲ−α（ＶＢＥ−ＶＢＥＲ）となる。
【００６２】
減算回路８１，８２の出力はそれぞれトランスファーゲート８３１，８３２に入力される。各トランスファーゲート８３１，８３２の出力は内部電源発生回路１５Ａに接続されている。また、各トランスファーゲート８３１，８３２のゲートにはそれぞれ、コード信号ＶＩＮ４を構成するコード信号成分ＶＩＮ４（１），（２）が入力される。
【００６３】
コード信号成分ＶＩＮ４（１），（２）は、一方のみが活性化し、他方が不活性となるよう構成されている。したがって、コード信号成分ＶＩＮ４（１）が活性化すると、トランスファーゲート８１１が導通状態、トランスファーゲート８１２が非導通状態となることから、内部電源発生回路１５Ａには電圧ＶＤＬＹＲ＋α（ＶＢＥ−ＶＢＥＲ）が出力される。一方、コード信号成分ＶＩＮ４（２）が活性化すると、トランスファーゲート８１２が導通状態、トランスファーゲート８１１が非導通状態となることから、内部電源発生回路１５Ａには電圧ＶＤＬＹＲ−α（ＶＢＥ−ＶＢＥＲ）が出力される。
【００６４】
以上が本実施形態による半導体装置１０の構成である。
【００６５】
テスタ５０（図１）は、ウェハ状態で半導体装置１０の遅延時間測定テストを行うための装置である。テスタ５０は、コマンド端子１０ｂを介して半導体装置１０にテストコマンドを供給するとともに、アドレス端子１０ｃを介して半導体装置１０にテストコード信号を生成するためのアドレス信号ＡＤＤを供給する。また、テスト中においては、データ入出力端子１０ｄを介してリファレンス遅延回路１９の遅延時間Ｄ（図２（ｂ））をモニタし、これに基づいてテストコード信号を生成するためのアドレス信号ＡＤＤの更新を行う。テスト時には、電源端子１０ａを介して、半導体装置１０への外部電源電圧ＶＤＤの供給も行う。
【００６６】
また、テスタ５０はレジスタ５１を有している。レジスタ５１は、テストに使用する各種データや、テストの結果得られたデータを記憶する記憶手段である。テストに使用する各種データには、リファレンス遅延回路１９の遅延時間Ｄ（図２）の最適値を示すデータなどが含まれる。
【００６７】
以下、フローチャートを参照しながら、リファレンス電圧ＶＡＲＥＦの調節によるリファレンス遅延回路１９の遅延時間Ｄの調整動作について詳しく説明する。初めにこの動作の概要について説明しておくと、テスタ５０は、周囲温度を適宜変更しながらコード信号ＶＩＮ１〜ＶＩＮ４の値を適宜選択することにより、リファレンス電位発生回路１６に生成させるリファレンス電位ＶＡＲＥＦを変更する。そして、その都度リファレンス遅延回路１９の遅延時間Ｄを測定し、測定の結果最適な遅延時間Ｄの温度依存性が得られるコード信号の値（リファレンス電位情報）を、ヒューズ回路１４に記憶させる。遅延時間Ｄの調整動作は、おおまかには以上の動作により行われる。
【００６８】
さて、図１１は、リファレンス電圧ＶＡＲＥＦの調節による遅延時間Ｄの調整動作を示すフローチャートである。遅延時間Ｄの調整動作は、テスタ５０を用いた判定動作と、図示しないトリミング装置を用いたヒューズ回路１４への書き込み動作に大別される。
【００６９】
テスタ５０を用いた判定動作では、まず初めに半導体装置１０の周囲温度を低温（動作補償範囲内の最低温度。例えば−２０℃。）とする。次に、テスタ５０は、コマンド端子１０ｂを介して半導体装置１０にテストコマンドを供給する。これにより、半導体装置１０はテストモードにエントリし、テスト信号ＩＴＥＳＴが活性化される。この状態で、テスタ５０は、アドレス端子１０ｃを介して半導体装置１０にテストコード信号ＴＣＯＤＥｎを供給する。最初に与えるテストコード信号ＴＣＯＤＥｎの値としては、レジスタ５１に記憶された規定値を使用すればよい。テスタ５０は、この低温状態でテスト入出力制御回路２０から出力される信号をモニタし、リファレンス電位発生回路１６の出力端子１６ａから出力される電圧ＶＢＥ−ＶＢＥＲを測定する（ステップＳ１）。
【００７０】
テスタ５０は、測定結果に基づき、電圧ＶＢＥ−ＶＢＥＲが０となっているか否かを判定する（ステップＳ２）。０となっていなければ、テストコード信号ＴＣＯＤＥｎを変更することによりコード信号ＶＩＮ１の値を調節し、それによって第１選択回路４１から第３選択回路４３に入力される電圧ＶＢＥＲの値を変更し（ステップＳ３）、再度測定を行う（ステップＳ１）。
【００７１】
図１２は、横軸に温度、縦軸に電圧を取り、電圧ＶＢＥと電圧ＶＢＥ−ＶＢＥＲを描画したものである。同図に示すように、電圧ＶＢＥは負の温度依存性を有する。テスタ５０は、ステップＳ１〜Ｓ３の処理により−２０℃のときの電圧ＶＢＥの値に等しい定電圧ＶＢＥＲを検索する。こうして得られた定電圧ＶＢＥＲを電圧ＶＢＥから減じて得られる電圧ＶＢＥ−ＶＢＥＲは、温度に対する変化率が電圧ＶＢＥと同じであり、かつ−２０℃での値が０の電圧となる。
【００７２】
図１１に戻る。ステップＳ２の判定の結果、電圧ＶＢＥ−ＶＢＥＲが０となっていた場合には、テスタ５０は当該テストコード信号ＴＣＯＤＥｎ（コード信号ＶＩＮ１）をレジスタ５１に一時的に記憶させる。次に、テスタ５０は、データ入出力端子１０ｄを介してリファレンス遅延回路１９に信号ＴＤＬＹ０を入力し、これに応じてリファレンス遅延回路１９から出力される信号ＴＤＬＹ１０をデータ入出力端子１０ｄを介して取得する。そして、これらの信号からリファレンス遅延回路１９の遅延時間Ｄを測定する（ステップＳ４）。
【００７３】
テスタ５０は、測定結果に基づき、遅延時間Ｄが適切な値となっているか否かを判定する（ステップＳ５）。具体的には、レジスタ５１に予め最適範囲データを記憶しておき、測定結果と比較することで判定すればよい。適切な値となっていなければ、テストコード信号ＴＣＯＤＥｎを変更することによりコード信号ＶＩＮ２の値を調節し、それによって第２選択回路４２から第４選択回路４４に入力される電圧（１／２）ＶＤＬＹＲの値を変更し（ステップＳ６）、再度測定を行う（ステップＳ４）。
【００７４】
図１３は、図１２と同様に、横軸に温度、縦軸に電圧を取り、図１２にも記載した電圧ＶＢＥ−ＶＢＥＲに加え、電圧ＶＤＬＹＲ＋α（ＶＢＥ−ＶＢＥＲ）を描画したものである。ただし、ここではα＝１としている。同図に示すように、−２０℃において電圧ＶＢＥ−ＶＢＥＲの値は０となっているが、−２０℃で適切な遅延時間Ｄを得られるリファレンス電位ＶＡＲＥＦの値は必ずしも０ではない。
【００７５】
テスタ５０は、ステップＳ４〜Ｓ６の処理において電圧ＶＢＥ−ＶＢＥＲに加算する定電圧ＶＤＬＹＲの値を適宜変更することにより、−２０℃のときに適切な遅延時間Ｄを得られる定電圧ＶＤＬＹＲの値を検索する。こうして得られた定電圧ＶＤＬＹＲを電圧ＶＢＥ−ＶＢＥＲに加算して得られる電圧ＶＤＬＹＲ＋（ＶＢＥ−ＶＢＥＲ）は、−２０℃において適切な遅延時間Ｄを得られるリファレンス電位ＶＡＲＥＦとなる。
【００７６】
図１１に戻る。ステップＳ５の判定の結果、遅延時間Ｄが適切な値となっていた場合には、テスタ５０は当該テストコード信号ＴＣＯＤＥｎ（コード信号ＶＩＮ２）をレジスタ５１に一時的に記憶させる。次に、半導体装置１０の周囲温度を高温（動作補償範囲内の最高温度。例えば９０℃。）とする。テスタ５０は、この高温状態で、再度リファレンス遅延回路１９の遅延時間Ｄを測定する（ステップＳ７）。
【００７７】
テスタ５０は、測定結果に基づき、遅延時間Ｄが適切な値となっているか否かを判定する（ステップＳ８）。具体的には、レジスタ５１に予め最適範囲データを記憶しておき、測定結果と比較することで判定すればよい。適切な値となっていなければ、テストコード信号ＴＣＯＤＥｎを変更することによりコード信号ＶＩＮ３，４の値を調節し、それによって電圧α（ＶＢＥ−ＶＢＥＲ）の係数α（０，１／Ｑ，２／Ｑ，・・・，（Ｑ−１）／Ｑ，Ｑ／Ｑ）（コード信号ＶＩＮ３）及び符号（コード信号ＶＩＮ４）を変更し（ステップＳ９）、再度測定を行う（ステップＳ７）。
【００７８】
図１４は、図１２や図１３と同様に、横軸に温度、縦軸に電圧を取り、リファレンス電位ＶＡＲＥＦを描画したものである。同図にはＱ＝２の場合を示しており、リファレンス電位ＶＡＲＥＦ＝ＶＤＬＹＲ＋（ＶＢＥ−ＶＢＥＲ）の場合を含め、各係数αの値及び電圧α（ＶＢＥ−ＶＢＥＲ）の符号に対応するリファレンス電位ＶＡＲＥＦ（５パターン）を描画している。
【００７９】
テスタ５０は、ステップＳ７〜Ｓ９の処理において９０℃のときに適切な遅延時間Ｄを得られる係数αの値及び電圧α（ＶＢＥ−ＶＢＥＲ）の符号を検索する。図１４のようにＱ＝２とした場合には、各係数αの値及び電圧α（ＶＢＥ−ＶＢＥＲ）の符号の組み合わせが５パターンしかないため、図示した点Ｐ１〜Ｐ５の中で最適なものを検索することになるが、Ｑの値をより大きくすれば、より多くの点の中から検索することが可能になる。こうして得られたリファレンス電位ＶＡＲＥＦは、−２０℃と９０℃の両方において、適切な遅延時間Ｄを得られるリファレンス電位ＶＡＲＥＦとなる。
【００８０】
ステップＳ８の判定の結果、遅延時間Ｄが適切な値となっていた場合には、テスタ５０は当該テストコード信号ＴＣＯＤＥｎ（コード信号ＶＩＮ３，４）をレジスタ５１に一時的に記憶させる。これにより、テスタ５０を用いた判定動作が完了する。
【００８１】
最後に、以上の処理の結果最終的に得られたテストコード信号ＴＣＯＤＥｎをテスタ５０から図示しないトリミング装置に送信し、トリミング装置は、受信したテストコード信号ＴＣＯＤＥｎに基づいてヒューズ回路１４のヒューズトリミングを行う（ステップＳ１０）。つまり、ヒューズ回路１４から出力されるヒューズコード信号ＦＣＯＤＥｎが、最終的に得られたテストコード信号ＴＣＯＤＥｎと同じ値となるよう、ヒューズ回路１４のヒューズトリミングを行う。これにより、ヒューズ回路１４には、少なくとも−２０℃と９０℃の両方で適切な遅延時間Ｄを得られるリファレンス電位ＶＡＲＥＦを生成するためのリファレンス電位情報が書き込まれることになる。
【００８２】
以上説明したように、本実施の形態による半導体装置１０によれば、ヒューズトリミングによりリファレンス電位ＶＡＲＥＦを制御し、低温でも高温でもリファレンス遅延回路１９の遅延時間Ｄが適切な値となるようにすることが可能になる。そして、このリファレンス電位ＶＡＲＥＦに基づいて生成された内部電源電圧ＶＡにより動作する内部回路１２
（図１）についても、その遅延量を適切なものに制御することが可能になっている。具体的には、内部回路１２が、温度の上昇に伴って動作速度を低速化させるべき回路である場合には、リファレンス電位ＶＡＲＥＦが温度の上昇に伴って小さくなる負の温度依存性を持つようにすればよい。また、内部回路１２が、温度の上昇に伴って動作速度を高速化させるべき回路である場合には、リファレンス電位ＶＡＲＥＦが温度の上昇に伴って大きくなる正の温度依存性を持つようにすればよい。さらに、内部回路１２が、温度の上昇に関わらず実質的に同一の動作速度を維持すべき回路である場合には、リファレンス電位ＶＡＲＥＦが温度の上昇に関わらず実質的に変化しない温度依存性を持つようにすればよい。
【００８３】
ここで、内部回路１２の具体的な例を挙げ、その遅延量の制御についてより具体的に説明する。
【００８４】
図１５は、センスアンプ回路２２に供給するタイミング信号を生成するタイミング信号生成回路１２Ｘを示す図である。この例では、タイミング信号生成回路１２Ｘが内部回路１２である。タイミング信号生成回路１２Ｘは、半導体装置１０の周囲温度が高いほど、遅延量を大きくすべき回路（温度の上昇に伴って動作速度が低速化する回路）のひとつに数えられる。以下、詳しく説明する。
【００８５】
センスアンプ回路２２は、メモリセルアレイ２３内のメモリセルに蓄積された電荷によってビット線に生ずるデータ（電位差）を増幅し、ローカルＩＯ線に出力する回路である。また、タイミング信号生成回路１２Ｘは、リードコマンド又はライトコマンドが入力されたことを示すタイミング通知信号に応じて、センスアンプ回路２２を活性化させるためのセンスアンプイネーブル信号ＳＡＥを生成する回路である。
【００８６】
メモリセルに蓄積された電荷によってビット線に生ずるデータの量（電位差量）は、半導体装置１０の周囲温度が高いほど小さくなる。そのため、センスアンプ回路２２の活性化タイミングは、周囲温度が高いほど遅らせることが望ましい。
【００８７】
本発明では、テスタ５０からの制御により、リファレンス電位ＶＡＲＥＦが負の温度依存性を有するようにする。これにより、周囲温度が高いほど電源電圧ＶＡの電位が低くなり、その結果、タイミング信号生成回路１２Ｘの遅延量が大きくなる。したがって、センスアンプイネーブル信号ＳＡＥの出力タイミングが遅延し、センスアンプ回路２２の活性化タイミングが遅延する。すなわち、周囲温度が高いほど、センスアンプ回路２２の活性化タイミングを遅延させることが実現される。
【００８８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８９】
例えば、上記実施の形態では電力供給部の活性化情報をヒューズ回路１４に書き込んでいるが、ここでいうヒューズ回路には、レーザートリミングヒューズや、電気的に切断／導通するヒューズ（アンチヒューズを含む。）が含まれる。アンチヒューズ回路は電気的な信号処理により情報を保存するものであるため、テスタ５０と半導体装置１０とを繋いだままの状態でリファレンス電位情報を書き込めるというメリットがある。
【００９０】
また、上記実施の形態では半導体装置１０がまだウェハ状態であるときに、テスタ５０を用いてリファレンス電位の調節を行ったが、図１６に示すように、半導体装置１０がコンピュータなどに組み込まれた後、コンピュータのコントローラ（ＣＰＵ）９０を用いて調節を行うこととしてもよい。図１６に示したＲＯＭ(Read Only Memory)９１は、上述した判定動作などをコンピュータに実行させるためのプログラムを格納する記憶手段であり、コントローラ９０はＲＯＭ９１内のプロクラムに従って、リファレンス電位の調節処理を行う。なお、このようにする場合には、コントローラ９０がリファレンス電位情報を書き込めるよう、ヒューズ回路１４に代え、書き換え可能なデータ保存手段であるレジスタ（ラッチ回路）１４ａなどを用いることが好ましい。
【００９１】
また、上記実施の形態では、リファレンス電位ＶＡＲＥＦのみに着目して遅延量の制御を行う例を示したが、他のリファレンス電位（ＶＢＲＥＦ，ＶＣＲＥＦなど）についても同様に遅延量の制御を行うことが好ましい。この場合、リファレンス遅延回路１９に入力する内部電源電圧を適宜切り替え可能に構成することが好ましい。
【００９２】
図１７は、リファレンス電位ＶＡＲＥＦ，ＶＢＲＥＦについて遅延量の制御を行うようにした半導体装置１０の例を示している。なお、同図では内部電源発生回路１５Ｃは省略している。
【００９３】
図１７の例では、リファレンス遅延回路１９は、内部電源配線３０Ａ，３０Ｂとスイッチ２１を介して接続されている。リファレンス遅延回路１９の電源電圧は、スイッチ２１の切り替えにより電源電圧ＶＡ，ＶＢのいずれか一方となる。なお、図１７には明示していないが、スイッチ２１はテスタ５０から切り替え可能に構成される。
【００９４】
内部電源電圧ＶＡにより動作する内部回路１２Ａの遅延量が適切なものになるようリファレンス電位ＶＡＲＥＦを制御する場合、テスタ５０からスイッチ２１を切り替え、電源電圧ＶＡがリファレンス遅延回路１９に供給されるようにする。また、内部電源電圧ＶＢにより動作する内部回路１２Ｂの遅延量が適切なものになるようリファレンス電位ＶＢＲＥＦを制御する場合、テスタ５０からスイッチ２１を切り替え、電源電圧ＶＢがリファレンス遅延回路１９に供給されるようにする。こうすることで、テスタ５０は、内部回路１２Ａ，１２Ｂ両方の遅延量を適切なものに制御することができるようになる。
【００９５】
なお、このように内部回路の遅延量は電源電圧ごとに制御可能であることから、例えば、電源電圧ＶＡを供給する内部回路１２Ａについては、上述したタイミング信号生成回路１２Ｘのように温度が高いほど遅延量が大きくなる（温度の上昇に伴って動作速度が低速化する）ようにし、電源電圧ＶＢを供給する内部回路１２Ｂについては温度が高いほど遅延量が小さくなる（温度の上昇に伴って動作速度が高速化する）ようにする、というような制御も可能である。
【符号の説明】
【００９６】
１０ 半導体装置
１０ａ 電源端子
１０ｂ コマンド端子
１０ｃ アドレス端子
１０ｄ データ入出力端子
１１ 内部電源回路
１２，１２Ａ，１２Ｂ 内部回路
１２Ｘ タイミング信号生成回路
１３ａ コマンドデコーダ
１３ｂ アドレスラッチ回路
１４ ヒューズ回路
１５Ａ〜１５Ｃ 内部電源発生回路
１６ リファレンス電位発生回路
１７ テスト制御回路
１８ 信号選択回路
１９ リファレンス遅延回路
１９ｂ インバータチェーン
１９ｃ ＯＲ回路
２０ テスト入出力制御回路
２２ センスアンプ回路
２３ メモリセルアレイ
３０Ａ〜３０Ｃ 内部電源配線
３０Ｘ 外部電源配線
４０ 電圧発生回路
４１〜４４ 第１〜第４選択回路
５０ テスタ
５１ レジスタ
６０，６１ オペアンプ
６２，６３ ＰＮＰ型バイポーラトランジスタ
６４〜６７，６８１〜６８Ｐ，７７１〜７７Ｑ 抵抗
６９ 定電流源
７０ ダイオード
７１０〜７１Ｍ，７２１〜７２Ｋ，７８０〜７２Ｑ，８３１，８３２ トランスファーゲート
７３，７６，８０ ボルテージフォロア
７５，８１，８２ 減算回路
７９ 反転増幅器
９０ コントローラ
９１ ＲＯＭ
【技術分野】
【０００１】
本発明は、内部電源回路、半導体装置、及び半導体装置の製造方法に関し、特に内部回路の遅延量を制御できる内部電源回路、半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭなどの半導体装置は、外部から入力される電圧（外部電圧）の他、外部電圧を昇圧又は降圧することにより得られる内部電圧も用いて動作するように構成されている。内部電圧の具体的な値は、ヒューズトリミングなどを用いて製造時点で調整される（特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１５０７９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、半導体装置には多数の内部回路が含まれる。各内部回路の出力信号は、入力信号に対してある程度の遅延を有するが、この遅延の量にはプロセス変動を原因とするバラツキがあるため、ウェハ上に半導体装置を形成した後、その内部回路の遅延量を制御可能とすることが望まれる。
【課題を解決するための手段】
【０００５】
本発明による内部電源回路は、内部電源配線を介して半導体装置の内部回路に電源電圧を供給する内部電源回路であって、それぞれ互いに異なる温度依存性を有する複数のリファレンス電位を生成可能に構成されたリファレンス電位発生回路と、前記リファレンス電位発生回路により生成された前記リファレンス電位を基準として前記電源電圧を生成する内部電源発生回路と、前記リファレンス電位発生回路に生成させる前記リファレンス電位を選択する制御回路とを備えることを特徴とする。
【０００６】
また、本発明による半導体装置は、上記各内部電源回路のうちいずれか少なくとも一方と、該内部電源回路から供給される電源電圧により動作する内部回路とを備えることを特徴とする。
【０００７】
また、本発明の一側面による半導体装置の製造方法は、それぞれ互いに異なる温度依存性を有する複数のリファレンス電位の中のひとつを生成し、電源電圧を生成する内部電源発生回路に供給するリファレンス電位発生回路と、前記リファレンス電位発生回路に生成させる前記リファレンス電位を示すリファレンス電位情報を記憶する記憶回路とを備える半導体装置の製造方法であって、前記リファレンス電位発生回路に生成させる前記リファレンス電位を選択する選択ステップと、前記内部電源発生回路により生成された電源電圧を内部回路に供給した場合の、該内部回路の遅延量を測定する測定ステップと、前記測定ステップの測定結果に基づき、前記記憶回路にリファレンス電位情報を書き込む書込ステップとを備えることを特徴とする。
【０００８】
また、本発明の他の一側面による半導体装置の製造方法は、温度変化に伴って電圧が変化するものであってその変化量が調整可能とされた第１の電圧と、温度変化に伴って変化しない第２の電圧との和として定義される電源電圧を用いる半導体装置の製造方法であって、第１の温度において前記第２の電圧を決定するステップと、前記第１の温度とは異なる第２の温度において前記変化量を調整するステップとを備えることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、半導体装置をウェハ上に形成した後、内部回路の遅延量を制御することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態による半導体装置の機能ブロックと、半導体装置のテストを行うテスタの機能ブロックとを示す概略ブロック図である。
【図２】（ａ）は、本発明の実施の形態によるリファレンス遅延回路の回路構成の一例を示す論理回路図である。（ａ）は、本発明の実施の形態によるリファレンス遅延回路の入力信号と出力信号の例を示す図である。
【図３】本発明の実施の形態によるリファレンス電位発生回路の機能ブロックを示す図である。
【図４】本発明の実施の形態による電圧発生回路を示す図である。
【図５】本発明の実施の形態による電圧発生回路の機能の一部を実現する他の回路を示す図である。
【図６】本発明の実施の形態による第１選択回路を示す図である。
【図７】本発明の実施の形態による第２選択回路を示す図である。
【図８】本発明の実施の形態による第３選択回路を示す図である。
【図９】本発明の実施の形態による第３選択回路を示す図である。
【図１０】本発明の実施の形態による第４選択回路を示す図である。
【図１１】本発明の実施の形態によるリファレンス電圧の調節による遅延時間の調整動作を示すフローチャートである。
【図１２】横軸に温度、縦軸に電圧を取り、電圧ＶＢＥと電圧ＶＢＥ−ＶＢＥＲを描画した図である。
【図１３】横軸に温度、縦軸に電圧を取り、図１２に記載した電圧ＶＢＥ−ＶＢＥＲに加え、電圧ＶＤＬＹＲ＋α（ＶＢＥ−ＶＢＥＲ）を描画した図である。
【図１４】横軸に温度、縦軸に電圧を取り、リファレンス電位ＶＡＲＥＦを描画したものである。
【図１５】本発明の実施の形態による内部回路を示す図である。
【図１６】テスタに代えてコントローラを用いる変形例による半導体装置のシステム構成図である。
【図１７】本発明の実施の形態の変形例による半導体装置の機能ブロックと、半導体装置のテストを行うテスタの機能ブロックとを示す概略ブロック図である。
【発明を実施するための形態】
【００１１】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１２】
図１は、本発明の実施の形態による半導体装置１０の機能ブロックと、半導体装置１０のテストを行うテスタ５０の機能ブロックとを示す概略ブロック図である。
【００１３】
半導体装置１０は、例えばＤＲＡＭ(Dynamic Random Access Memory)，ＳＲＡＭ(Static Random Access Memory)，ＦＬＡＳＨメモリ(FLASH memory)などの半導体記憶装置であり、図１に示すように、内部電源回路１１、内部回路１２、コマンドデコーダ１３ａ、及びアドレスラッチ回路１３ｂを備える。また、半導体装置１０は、外部端子として電源端子１０ａ、コマンド端子１０ｂ、アドレス端子１０ｃ、及びデータ入出力端子１０ｄを有している。電源端子１０ａは、外部電源電圧ＶＤＤが供給される端子であり、供給された外部電源電圧ＶＤＤは外部電源配線３０Ｘを介して内部電源回路１１、内部回路１２などに供給される。また、コマンド端子１０ｂ及びアドレス端子１０ｃは、それぞれコマンドＣＭＤ及びアドレスＡＤＤが入力される端子である。データ入出力端子１０ｄは、内部回路１２に入力されるデータＤＱ又は内部回路１２から入力されるデータＤＱを入出力する端子であるが、後述するテストモード時においては内部電源回路１１のモニタ用端子としても用いられる。
【００１４】
内部電源回路１１は、外部電源電圧ＶＤＤから１又は複数の内部電源電圧ＶＡ〜ＶＣを発生し、半導体装置１０の内部回路１２に出力する回路である。内部電源回路１１には、外部電源電圧ＶＤＤより低い電圧値の内部電源電圧ＶＸＸを生成する降圧レギュレータに相当する回路や、外部電源電圧ＶＤＤより高い電圧値の内部電源電圧ＶＰＰを生成するＶＰＰジェネレータに相当する回路などが含まれている。内部電源回路１１の詳細については後述する。
【００１５】
内部回路１２は、半導体装置１０の主たる機能を実現するための回路である。一例として半導体装置１０がＤＲＡＭである場合、内部回路１２は、メモリセルアレイやその周辺回路が該当する。内部回路１２の動作電源としては、外部から供給される外部電源電圧ＶＤＤの他、内部電源回路１１から供給される内部電源電圧ＶＡ〜ＶＣが用いられる。
【００１６】
コマンドデコーダ１３ａは、外部から供給されるコマンドＣＭＤをデコードして各種内部コマンドＩＣＭＤを生成する回路であり、生成された内部コマンドＩＣＭＤは内部電源回路１１や内部回路１２に供給される。例えば半導体装置１０がＤＲＡＭである場合、コマンドＣＭＤとしては、アクティブコマンド、リードコマンド、ライトコマンド、プリチャージコマンドなどの他、テストモードにエントリするためのテストコマンドが含まれる。内部コマンドＩＣＭＤのうち、テストモードを示すコマンドＩＴＥＳＴは、内部電源回路１１に供給される。
【００１７】
アドレスラッチ回路１３ｂは、外部から供給されるアドレスＡＤＤをラッチし、これを内部回路１２に供給する回路である。テストモードにエントリしている場合、ラッチされたアドレスＡＤＤは内部電源回路１１に供給され、後述するテストコード信号ＴＣＯＤＥｎ（ｎは自然数。）として用いられる。
【００１８】
次に、内部電源回路１１について詳細に説明する。
【００１９】
内部電源回路１１は、図１に示すように、ヒューズ回路１４、内部電源発生回路１５Ａ〜１５Ｃ、リファレンス電位発生回路１６、テスト制御回路１７、信号選択回路１８、リファレンス遅延回路１９、及びテスト入出力制御回路２０を備える。
【００２０】
ヒューズ回路１４は複数のヒューズを含み、製造工程でのヒューズトリミングによりコード信号ＦＣＯＤＥｎ（ｎは自然数。）を不揮発的に記憶する記憶回路である。コード信号ＦＣＯＤＥｎは、リファレンス電位発生回路１６に生成させるリファレンス電位を示す情報（リファレンス電位情報）である。
【００２１】
内部電源発生回路１５Ａ〜１５Ｃは、外部電源配線３０Ｘより供給される外部電源電圧ＶＤＤを受けて、それぞれ内部電源電圧ＶＡ〜ＶＣを発生する回路であり、それぞれが上述した降圧レギュレータやＶＰＰジェネレータに相当する。内部電源電圧ＶＡ〜ＶＣのリファレンス電位ＶＡＲＥＦ〜ＶＣＲＥＦは、後述するリファレンス電位発生回路１６から供給される。内部電源発生回路１５Ａ〜１５Ｃは、それぞれ異なる内部電源配線３０Ａ〜３０Ｃに接続されており、対応する内部電源配線に内部電源電圧ＶＡ〜ＶＣを供給する。なお、内部電源発生回路の数は３つに限られるものではない。
【００２２】
リファレンス電位発生回路１６は、リファレンス電位ＶＡＲＥＦ〜ＶＣＲＥＦを発生し、内部電源発生回路１５Ａ〜１５Ｃに対して出力する回路である。リファレンス電位発生回路１６は、リファレンス電位ごとに、それぞれ互いに異なる温度依存性を有する複数の電位を生成可能に構成されており、その中から後述するコード信号ＶＩＮｎ（ｎは自然数。）により選択される電位を生成してリファレンス電位とする。
【００２３】
また、後に詳しく説明するが、リファレンス電位発生回路１６は、温度依存性を有する電圧ＶＢＥと温度依存性を実質的に有しない電圧ＶＢＥＲとを生成するように構成されている。電圧ＶＢＥＲの具体的な値もコード信号ＶＩＮｎにより選択される。リファレンス電位発生回路１６は、これらの電圧の差分電圧ＶＢＥ−ＶＢＥＲを出力端子１６ａから出力する。
【００２４】
テスト制御回路１７は、テスト信号ＩＴＥＳＴが活性化している場合にアドレスＡＤＤをテストコード信号ＴＣＯＤＥｎとして出力する回路である。テスト信号ＩＴＥＳＴはテストモード時に活性化される信号であり、テスト制御回路１７を介して信号選択回路１８、リファレンス遅延回路１９、及びテスト入出力制御回路２０に出力される。テストコード信号ＴＣＯＤＥｎは、コード信号ＦＣＯＤＥｎと同様、リファレンス電位発生回路１６に生成させるリファレンス電位を示すリファレンス電位情報であり、信号選択回路１８に出力される。
【００２５】
信号選択回路１８は、テスト制御回路１７の出力であるテストコード信号ＴＣＯＤＥｎと、ヒューズ回路１４の出力であるヒューズコード信号ＦＣＯＤＥｎのいずれか一方を選択し、コード信号ＶＩＮｎとしてリファレンス電位発生回路１６に出力する。具体的には、テストモードにエントリしてない通常動作モードにおいては、ヒューズコード信号ＦＣＯＤＥｎを選択し、これをコード信号ＶＩＮｎとしてリファレンス電位発生回路１６に出力する。一方、テストモードにエントリしている場合（テスト信号ＩＴＥＳＴが活性化している期間。）には、テストコード信号ＴＣＯＤＥｎを選択し、これをコード信号ＶＩＮｎとしてリファレンス電位発生回路１６に出力する。信号選択回路１８は、このようにしてコード信号ＶＩＮｎを出力することで、リファレンス電位発生回路１６に生成させるリファレンス電位を選択する制御回路として機能する。
【００２６】
リファレンス遅延回路１９は、入力信号ＴＤＬＹ０を遅延させ、出力信号ＴＤＬＹ１０として出力端子１９ａから出力する回路である。
【００２７】
図２（ａ）は、リファレンス遅延回路１９の回路構成の一例を示す論理回路図である。同図に示すように、リファレンス遅延回路１９はインバータチェーン１９ｂとＯＲ回路１９ｃとを有する。なお、インバータチェーン１９ｂとＯＲ回路１９ｃの電源電圧としては、図２（ａ）に示すように、内部電源発生回路１５Ａにより生成される電源電圧ＶＡを用いる。
【００２８】
インバータチェーン１９ｂには入力信号ＴＤＬＹ０が入力される。ＯＲ回路１９ｃの一方の入力端子にはインバータチェーン１９ｂの出力端子が接続され、他方の入力端子には入力信号ＴＤＬＹ０が入力される。以上の構成により、図２（ｂ）に示すように、ＯＲ回路１９ｃの出力端子に現れる出力信号ＴＤＬＹ１０は、入力信号ＴＤＬＹ０を一定時間Ｄ（遅延時間）遅延させた信号となる。遅延時間Ｄは、主としてインバータチェーン１９ｂでの信号の遅延量によって決まるが、インバータチェーン１９ｂは電源電圧として電圧ＶＡを用いており、インバータチェーン１９ｂでの信号の遅延量は電源電圧に依存することから、遅延時間Ｄは電圧ＶＡの値に応じて変化する。
【００２９】
図１に戻る。テスト入出力制御回路２０は、テスト信号ＩＴＥＳＴの活性化に応答して、リファレンス電位発生回路１６の出力端子１６ａをデータ入出力端子１０ｄに接続する。また、リファレンス遅延回路１９の出力端子１９ａも同様にデータ入出力端子１０ｄに接続する。この接続がなされると、テスタ５０は、出力端子１６ａに出力される電圧ＶＢＥ−ＶＢＥＲと、出力端子１９ａに出力される電圧ＴＤＬＹ１０とを直接モニタすることが可能になる。
【００３０】
また、テスト入出力制御回路２０は、テスタ５０から入力信号ＴＤＬＹ０を供給され、供給された入力信号ＴＤＬＹ０をリファレンス遅延回路１９へ出力する処理も行う。
【００３１】
以下、リファレンス電位発生回路１６について詳細に説明する。
【００３２】
図３は、リファレンス電位発生回路１６の機能ブロックを示す図である。同図では、リファレンス電位ＶＡＲＥＦの生成に関わる部分のみを示している。同図に示すように、リファレンス電位発生回路１６は電圧発生回路４０、第１〜第４選択回路４１〜４４を有している。
【００３３】
電圧発生回路４０は、負の温度依存性を有する電圧ＶＢＥと、互いに異なる電圧値を有する複数の定電圧ＶＢＥＲｍ（ｍは１〜Ｍの自然数。）と、互いに異なる電圧値を有する複数の定電圧（１／２）ＶＤＬＹＲｋ（ｋは１〜Ｋの自然数。）とを生成する。
【００３４】
図４は、電圧発生回路４０の具体的な回路を示す図である。同図に示すように、電圧発生回路４０はオペアンプ６０，６１と、ダイオード接続されたＰＮＰ型バイポーラトランジスタ６２，６３と、抵抗６４〜６７及び６８１〜６８Ｐ（Ｐは自然数。）とを有している。
【００３５】
オペアンプ６０の出力端子と非反転入力端子との間には接点ａを通る帰還回路が設けられ、抵抗６４は接点ａとオペアンプ６０の出力端子との間に挿入される。同様に、オペアンプ６０の出力端子と反転入力端子との間には接点ｂを通る帰還回路が設けられ、抵抗６５は接点ｂとオペアンプ６０の出力端子との間に挿入される。
【００３６】
トランジスタ６２はダイオード接続されており、ベースとコレクタはグランドに、エミッタは接点ａにそれぞれ接続されている。トランジスタ６３もダイオード接続されており、ベースとコレクタはグランドに、エミッタは抵抗６６を介して接点ｂにそれぞれ接続されている。
【００３７】
オペアンプ６０の出力端子はオペアンプ６１の非反転入力端子にも接続される。オペアンプ６１の出力端子には、グランドとの間に抵抗６７及び６８１〜６８Ｐがこの順で直列に接続されている。抵抗６７はオペアンプ６１の反転入力端子と接続されているが、その接続点は可変とされている。これにより、オペアンプ６１の出力電圧ＶＦが調整可能となっている。
【００３８】
以上の構成により、オペアンプ６０の出力電圧ＶＢＧＲ及びオペアンプ６１の出力電圧ＶＦは温度や外部電源電圧ＶＤＤの変化に依存しない定電圧となり、接点ａに現れる電圧は負の温度依存性（温度が高いほど電圧が低くなる特性。）を有する電圧となる。電圧発生回路４０は、この接点ａに現れる電圧を電圧ＶＢＥとして出力する。なお、電圧ＶＢＥの温度に対する変化の割合は一定となる。
【００３９】
一方、定電圧ＶＢＥＲｍ及び定電圧（１／２）ＶＤＬＹＲｋは、電圧ＶＦの抵抗分割により生成される。すなわち、電圧発生回路４０は、直列に接続された抵抗６７及び６８１〜６８Ｐの接続点ごとに取り出し線を有しており、この取り出し線に現れる電圧を定電圧ＶＢＥＲｍ及び定電圧（１／２）ＶＤＬＹＲｋとして出力する。定電圧ＶＢＥＲｍ及び定電圧（１／２）ＶＤＬＹＲｋの具体的な値は、抵抗６７及び６８１〜６８Ｐの抵抗値を適宜選択することにより決定すればよい。
【００４０】
なお、電圧ＶＢＥは、図５に示す回路によって生成することも可能である。図５に示す回路は、外部電源配線３０Ｘとグランドとの間に定電流源６９とダイオード７０とが直列接続された構成を有している。電圧ＶＢＥは、定電流源６９とダイオード７０との接続点から取り出される。これによっても、電圧ＶＢＥは負の温度依存性を有し、温度に対する変化の割合が一定である電圧となる。
【００４１】
図３に戻る。リファレンス電位発生回路１６には、信号選択回路１８からコード信号ＶＩＮｎが入力される。コード信号ＶＩＮｎは、上述したようにリファレンス電位発生回路１６に生成させるリファレンス電位を示すリファレンス電位情報であるが、より具体的には、それぞれ第１〜第４選択回路４１〜４４に対応する４つのコード信号ＶＩＮ１〜４を含んで構成される。
【００４２】
コード信号ＶＩＮ１は、複数の定電圧ＶＢＥＲｍのうち第１選択回路４１が選択すべきものを示す情報である。第１選択回路４１は、コード信号ＶＩＮ１に応じて複数の定電圧ＶＢＥＲｍの中から一の定電圧を選択し、定電圧ＶＢＥＲとして第３選択回路４３に出力する。
【００４３】
コード信号ＶＩＮ２は、複数の定電圧（１／２）ＶＤＬＹＲｋのうち第２選択回路４２が選択すべきものを示す情報である。第２選択回路４２は、コード信号ＶＩＮ２に応じて複数の定電圧（１／２）ＶＤＬＹＲｋの中から一の定電圧を選択し、定電圧（１／２）ＶＤＬＹＲとして第４選択回路４４に出力する。
【００４４】
コード信号ＶＩＮ３は、リファレンス電位ＶＡＲＥＦの温度に対する変化係数αを示す情報である。第３選択回路４３は、まず初めに電圧発生回路４０が生成した電圧ＶＢＥと、第１選択回路４１から入力された定電圧ＶＢＥＲとの差分電圧ＶＢＥ−ＶＢＥＲを生成する。さらに、差分電圧ＶＢＥ−ＶＢＥＲを抵抗分割することにより、複数の電圧（ｑ／Ｑ）（ＶＢＥ−ＶＢＥＲ）（ｑは１〜Ｑの自然数。）を生成する。第３選択回路４３は、コード信号ＶＩＮ３に応じて複数の電圧（ｑ／Ｑ）（ＶＢＥ−ＶＢＥＲ）の中から一の電圧を選択し、電圧α（ＶＢＥ−ＶＢＥＲ）として第４選択回路４４及びテスト入出力制御回路２０に出力する。
【００４５】
コード信号ＶＩＮ４は、リファレンス電位ＶＡＲＥＦの温度依存性が正負いずれであるかを示す情報である。第４選択回路４４は、コード信号ＶＩＮ４により示される温度依存性が正である場合には、入力されている定電圧（１／２）ＶＤＬＹＲと電圧α（ＶＢＥ−ＶＢＥＲ）とを用いて電圧ＶＤＬＹＲ−α（ＶＢＥ−ＶＢＥＲ）を生成し、電圧ＶＡＲＥＦとして内部電源発生回路１５Ａに出力する。一方、コード信号ＶＩＮ４により示される温度依存性が負である場合には、電圧ＶＤＬＹＲ＋α（ＶＢＥ−ＶＢＥＲ）を生成し、電圧ＶＡＲＥＦとして内部電源発生回路１５Ａに出力する。
【００４６】
以下、第１〜第４選択回路４１〜４４のより具体的な回路構成について説明する。
【００４７】
図６は、第１選択回路４１の具体的な回路を示す図である。同図に示すように、第１選択回路４１は、それぞれ接地電位及び電圧ＶＢＥＲ１〜ＶＢＥＲＭが入力されるトランスファーゲート７１０〜７１Ｍを有している。各トランスファーゲート７１０〜７１Ｍの出力は第３選択回路４３に接続されている。また、各トランスファーゲート７１０〜７１Ｍのゲートにはそれぞれ、コード信号ＶＩＮ１を構成するコード信号成分ＶＩＮ１（０）〜（Ｍ）が入力される。
【００４８】
コード信号成分ＶＩＮ１（０）〜（Ｍ）は、１つのみが活性化し、残りが不活性となるよう構成されている。したがって、コード信号成分ＶＩＮ１（ｍ）（ｍは１〜Ｍの自然数。）が活性化すると、対応するトランスファーゲート７１ｍが導通状態、他のトランスファーゲートが非導通状態となることから、第３選択回路４３には電圧ＶＢＥＲｍが電圧ＶＢＥＲとして出力される。コード信号成分ＶＩＮ１（０）が活性化した場合には、対応するトランスファーゲート７１０が導通状態、他のトランスファーゲートが非導通状態となることから、第３選択回路４３には接地電位が電圧ＶＢＥＲとして出力される。
【００４９】
図７は、第２選択回路４２の具体的な回路を示す図である。同図に示すように、第２選択回路４２は、それぞれ電圧（１／２）ＶＤＬＹＲ１〜（１／２）ＶＤＬＹＲＫが入力されるトランスファーゲート７２１〜７２Ｋを有している。各トランスファーゲート７２１〜７２Ｋの出力は第４選択回路４４に接続されている。また、各トランスファーゲート７２１〜７２Ｋのゲートにはそれぞれ、コード信号ＶＩＮ２を構成するコード信号成分ＶＩＮ２（１）〜（Ｋ）が入力される。
【００５０】
コード信号成分ＶＩＮ２（１）〜（Ｋ）は、１つのみが活性化し、残りが不活性となるよう構成されている。したがって、コード信号成分ＶＩＮ２（ｋ）（ｋは１〜Ｋの自然数。）が活性化すると、対応するトランスファーゲート７２ｋが導通状態、他のトランスファーゲートが非導通状態となることから、第４選択回路４４には電圧（１／２）ＶＤＬＹＲｋが電圧（１／２）ＶＤＬＹＲとして出力される。
【００５１】
図８及び図９は、第３選択回路４３の具体的な回路を示す図である。これらの図に示すように、第３選択回路４３は、ボルテージフォロア７３，７６と、減算回路７５と、抵抗７４１，７４２，７７１〜７７Ｑと、トランスファーゲート７８１〜７８Ｑとを有している。
【００５２】
ボルテージフォロア７３の非反転入力端子には電圧発生回路４０から電圧ＶＢＥが入力される。したがってボルテージフォロア７３の出力端子の電位は電圧ＶＢＥとなる。
【００５３】
抵抗７４１，７４２は同じ抵抗値を有し、ボルテージフォロア７３の出力端子とグランドとの間に直列接続されている。したがって、抵抗分割により抵抗７４１，７４２の接続点の電圧は（１／２）ＶＢＥとなり、この電圧（１／２）ＶＢＥは減算回路７５の非反転入力端子に入力される。
【００５４】
減算回路７５の反転入力端子は、第１選択回路４１の出力端子と減算回路７５自身の出力端子にそれぞれ同じ抵抗値Ｒ１を有する抵抗を介して接続される。反転入力端子には電圧ＶＢＥＲが供給され、非反転入力端子には上述したように電圧（１／２）ＶＢＥが供給されるので、減算回路７５の出力端子の電位は電圧ＶＢＥ−ＶＢＥＲとなる。この電圧ＶＢＥ−ＶＢＥＲはボルテージフォロア７６の非反転入力端子に入力される。したがってボルテージフォロア７６の出力端子の電位も電圧ＶＢＥ−ＶＢＥＲとなる。
【００５５】
抵抗７７１〜７７Ｑはいずれも同じ抵抗値を有し、ボルテージフォロア７６の出力端子とグランドとの間に直列接続されている。したがって、各抵抗の接続点の電位は、グランド側から順に（１／Ｑ）（ＶＢＥ−ＶＢＥＲ），・・・，（（Ｑ−１）／Ｑ）（ＶＢＥ−ＶＢＥＲ）となる。つまり、（１／Ｑ）（ＶＢＥ−ＶＢＥＲ）間隔の複数の電圧が生成される。
【００５６】
生成された（１／Ｑ）（ＶＢＥ−ＶＢＥＲ）間隔の複数の電圧（接地電位を含む。）は、図９に示すように、低い電圧から順にトランスファーゲート７８０〜７８Ｑに入力される。各トランスファーゲート７８０〜７８Ｑの出力は第４選択回路４４及びテスト入出力制御回路２０に接続されている。また、各トランスファーゲート７８０〜７８Ｑのゲートにはそれぞれ、コード信号ＶＩＮ３を構成するコード信号成分ＶＩＮ３（０）〜（Ｑ）が入力される。
【００５７】
コード信号成分ＶＩＮ３（０）〜（Ｑ）は、１つのみが活性化し、残りが不活性となるよう構成されている。したがって、コード信号成分ＶＩＮ３（ｑ）（ｑは１〜Ｑの自然数。）が活性化すると、対応するトランスファーゲート７８ｑが導通状態、他のトランスファーゲートが非導通状態となることから、第４選択回路４４及びテスト入出力制御回路２０には電圧α（ＶＢＥ−ＶＢＥＲ）（α＝ｑ／Ｑ）が出力される。コード信号成分ＶＩＮ３（０）が活性化した場合には、対応するトランスファーゲート７８０が導通状態、他のトランスファーゲートが非導通状態となることから、第４選択回路４４及びテスト入出力制御回路２０には接地電位が出力される。
【００５８】
図１０は、第４選択回路４４の具体的な回路を示す図である。同図に示すように、第４選択回路４４は、反転増幅器７９と、ボルテージフォロア８０と、減算回路８１，８２と、トランスファーゲート８３１，８３２とを有している。
【００５９】
反転増幅器７９の反転入力端子は、第３選択回路４３の出力端子と反転増幅器７９自身の出力端子にそれぞれ同じ抵抗値Ｒ２を有する抵抗を介して接続される。したがって、反転入力端子には電圧α（ＶＢＥ−ＶＢＥＲ）が供給される。非反転入力端子は接地される。以上の構成により、反転増幅器７９の出力端子の電位は、入力電圧の符号を反転した−α（ＶＢＥ−ＶＢＥＲ）となる。この電圧−α（ＶＢＥ−ＶＢＥＲ）はボルテージフォロア８０の非反転入力端子に入力される。したがってボルテージフォロア８０の出力端子の電位も電圧−α（ＶＢＥ−ＶＢＥＲ）となる。
【００６０】
減算回路８１の反転入力端子は、ボルテージフォロア８０の出力端子と減算回路８１自身の出力端子にそれぞれ同じ抵抗値Ｒ３を有する抵抗を介して接続される。したがって、反転入力端子には電圧−α（ＶＢＥ−ＶＢＥＲ）が供給される。非反転入力端子は第２選択回路４２に接続され、電圧（１／２）ＶＤＬＹＲが供給される。以上の構成により、減算回路８１の出力端子の電位はＶＤＬＹＲ＋α（ＶＢＥ−ＶＢＥＲ）となる。
【００６１】
減算回路８２の反転入力端子は、第３選択回路４３の出力端子と減算回路８２自身の出力端子にそれぞれ同じ抵抗値Ｒ４を有する抵抗を介して接続される。したがって、反転入力端子には電圧α（ＶＢＥ−ＶＢＥＲ）が供給される。非反転入力端子は第２選択回路４２に接続され、電圧（１／２）ＶＤＬＹＲが供給される。以上の構成により、減算回路８２の出力端子の電位はＶＤＬＹＲ−α（ＶＢＥ−ＶＢＥＲ）となる。
【００６２】
減算回路８１，８２の出力はそれぞれトランスファーゲート８３１，８３２に入力される。各トランスファーゲート８３１，８３２の出力は内部電源発生回路１５Ａに接続されている。また、各トランスファーゲート８３１，８３２のゲートにはそれぞれ、コード信号ＶＩＮ４を構成するコード信号成分ＶＩＮ４（１），（２）が入力される。
【００６３】
コード信号成分ＶＩＮ４（１），（２）は、一方のみが活性化し、他方が不活性となるよう構成されている。したがって、コード信号成分ＶＩＮ４（１）が活性化すると、トランスファーゲート８１１が導通状態、トランスファーゲート８１２が非導通状態となることから、内部電源発生回路１５Ａには電圧ＶＤＬＹＲ＋α（ＶＢＥ−ＶＢＥＲ）が出力される。一方、コード信号成分ＶＩＮ４（２）が活性化すると、トランスファーゲート８１２が導通状態、トランスファーゲート８１１が非導通状態となることから、内部電源発生回路１５Ａには電圧ＶＤＬＹＲ−α（ＶＢＥ−ＶＢＥＲ）が出力される。
【００６４】
以上が本実施形態による半導体装置１０の構成である。
【００６５】
テスタ５０（図１）は、ウェハ状態で半導体装置１０の遅延時間測定テストを行うための装置である。テスタ５０は、コマンド端子１０ｂを介して半導体装置１０にテストコマンドを供給するとともに、アドレス端子１０ｃを介して半導体装置１０にテストコード信号を生成するためのアドレス信号ＡＤＤを供給する。また、テスト中においては、データ入出力端子１０ｄを介してリファレンス遅延回路１９の遅延時間Ｄ（図２（ｂ））をモニタし、これに基づいてテストコード信号を生成するためのアドレス信号ＡＤＤの更新を行う。テスト時には、電源端子１０ａを介して、半導体装置１０への外部電源電圧ＶＤＤの供給も行う。
【００６６】
また、テスタ５０はレジスタ５１を有している。レジスタ５１は、テストに使用する各種データや、テストの結果得られたデータを記憶する記憶手段である。テストに使用する各種データには、リファレンス遅延回路１９の遅延時間Ｄ（図２）の最適値を示すデータなどが含まれる。
【００６７】
以下、フローチャートを参照しながら、リファレンス電圧ＶＡＲＥＦの調節によるリファレンス遅延回路１９の遅延時間Ｄの調整動作について詳しく説明する。初めにこの動作の概要について説明しておくと、テスタ５０は、周囲温度を適宜変更しながらコード信号ＶＩＮ１〜ＶＩＮ４の値を適宜選択することにより、リファレンス電位発生回路１６に生成させるリファレンス電位ＶＡＲＥＦを変更する。そして、その都度リファレンス遅延回路１９の遅延時間Ｄを測定し、測定の結果最適な遅延時間Ｄの温度依存性が得られるコード信号の値（リファレンス電位情報）を、ヒューズ回路１４に記憶させる。遅延時間Ｄの調整動作は、おおまかには以上の動作により行われる。
【００６８】
さて、図１１は、リファレンス電圧ＶＡＲＥＦの調節による遅延時間Ｄの調整動作を示すフローチャートである。遅延時間Ｄの調整動作は、テスタ５０を用いた判定動作と、図示しないトリミング装置を用いたヒューズ回路１４への書き込み動作に大別される。
【００６９】
テスタ５０を用いた判定動作では、まず初めに半導体装置１０の周囲温度を低温（動作補償範囲内の最低温度。例えば−２０℃。）とする。次に、テスタ５０は、コマンド端子１０ｂを介して半導体装置１０にテストコマンドを供給する。これにより、半導体装置１０はテストモードにエントリし、テスト信号ＩＴＥＳＴが活性化される。この状態で、テスタ５０は、アドレス端子１０ｃを介して半導体装置１０にテストコード信号ＴＣＯＤＥｎを供給する。最初に与えるテストコード信号ＴＣＯＤＥｎの値としては、レジスタ５１に記憶された規定値を使用すればよい。テスタ５０は、この低温状態でテスト入出力制御回路２０から出力される信号をモニタし、リファレンス電位発生回路１６の出力端子１６ａから出力される電圧ＶＢＥ−ＶＢＥＲを測定する（ステップＳ１）。
【００７０】
テスタ５０は、測定結果に基づき、電圧ＶＢＥ−ＶＢＥＲが０となっているか否かを判定する（ステップＳ２）。０となっていなければ、テストコード信号ＴＣＯＤＥｎを変更することによりコード信号ＶＩＮ１の値を調節し、それによって第１選択回路４１から第３選択回路４３に入力される電圧ＶＢＥＲの値を変更し（ステップＳ３）、再度測定を行う（ステップＳ１）。
【００７１】
図１２は、横軸に温度、縦軸に電圧を取り、電圧ＶＢＥと電圧ＶＢＥ−ＶＢＥＲを描画したものである。同図に示すように、電圧ＶＢＥは負の温度依存性を有する。テスタ５０は、ステップＳ１〜Ｓ３の処理により−２０℃のときの電圧ＶＢＥの値に等しい定電圧ＶＢＥＲを検索する。こうして得られた定電圧ＶＢＥＲを電圧ＶＢＥから減じて得られる電圧ＶＢＥ−ＶＢＥＲは、温度に対する変化率が電圧ＶＢＥと同じであり、かつ−２０℃での値が０の電圧となる。
【００７２】
図１１に戻る。ステップＳ２の判定の結果、電圧ＶＢＥ−ＶＢＥＲが０となっていた場合には、テスタ５０は当該テストコード信号ＴＣＯＤＥｎ（コード信号ＶＩＮ１）をレジスタ５１に一時的に記憶させる。次に、テスタ５０は、データ入出力端子１０ｄを介してリファレンス遅延回路１９に信号ＴＤＬＹ０を入力し、これに応じてリファレンス遅延回路１９から出力される信号ＴＤＬＹ１０をデータ入出力端子１０ｄを介して取得する。そして、これらの信号からリファレンス遅延回路１９の遅延時間Ｄを測定する（ステップＳ４）。
【００７３】
テスタ５０は、測定結果に基づき、遅延時間Ｄが適切な値となっているか否かを判定する（ステップＳ５）。具体的には、レジスタ５１に予め最適範囲データを記憶しておき、測定結果と比較することで判定すればよい。適切な値となっていなければ、テストコード信号ＴＣＯＤＥｎを変更することによりコード信号ＶＩＮ２の値を調節し、それによって第２選択回路４２から第４選択回路４４に入力される電圧（１／２）ＶＤＬＹＲの値を変更し（ステップＳ６）、再度測定を行う（ステップＳ４）。
【００７４】
図１３は、図１２と同様に、横軸に温度、縦軸に電圧を取り、図１２にも記載した電圧ＶＢＥ−ＶＢＥＲに加え、電圧ＶＤＬＹＲ＋α（ＶＢＥ−ＶＢＥＲ）を描画したものである。ただし、ここではα＝１としている。同図に示すように、−２０℃において電圧ＶＢＥ−ＶＢＥＲの値は０となっているが、−２０℃で適切な遅延時間Ｄを得られるリファレンス電位ＶＡＲＥＦの値は必ずしも０ではない。
【００７５】
テスタ５０は、ステップＳ４〜Ｓ６の処理において電圧ＶＢＥ−ＶＢＥＲに加算する定電圧ＶＤＬＹＲの値を適宜変更することにより、−２０℃のときに適切な遅延時間Ｄを得られる定電圧ＶＤＬＹＲの値を検索する。こうして得られた定電圧ＶＤＬＹＲを電圧ＶＢＥ−ＶＢＥＲに加算して得られる電圧ＶＤＬＹＲ＋（ＶＢＥ−ＶＢＥＲ）は、−２０℃において適切な遅延時間Ｄを得られるリファレンス電位ＶＡＲＥＦとなる。
【００７６】
図１１に戻る。ステップＳ５の判定の結果、遅延時間Ｄが適切な値となっていた場合には、テスタ５０は当該テストコード信号ＴＣＯＤＥｎ（コード信号ＶＩＮ２）をレジスタ５１に一時的に記憶させる。次に、半導体装置１０の周囲温度を高温（動作補償範囲内の最高温度。例えば９０℃。）とする。テスタ５０は、この高温状態で、再度リファレンス遅延回路１９の遅延時間Ｄを測定する（ステップＳ７）。
【００７７】
テスタ５０は、測定結果に基づき、遅延時間Ｄが適切な値となっているか否かを判定する（ステップＳ８）。具体的には、レジスタ５１に予め最適範囲データを記憶しておき、測定結果と比較することで判定すればよい。適切な値となっていなければ、テストコード信号ＴＣＯＤＥｎを変更することによりコード信号ＶＩＮ３，４の値を調節し、それによって電圧α（ＶＢＥ−ＶＢＥＲ）の係数α（０，１／Ｑ，２／Ｑ，・・・，（Ｑ−１）／Ｑ，Ｑ／Ｑ）（コード信号ＶＩＮ３）及び符号（コード信号ＶＩＮ４）を変更し（ステップＳ９）、再度測定を行う（ステップＳ７）。
【００７８】
図１４は、図１２や図１３と同様に、横軸に温度、縦軸に電圧を取り、リファレンス電位ＶＡＲＥＦを描画したものである。同図にはＱ＝２の場合を示しており、リファレンス電位ＶＡＲＥＦ＝ＶＤＬＹＲ＋（ＶＢＥ−ＶＢＥＲ）の場合を含め、各係数αの値及び電圧α（ＶＢＥ−ＶＢＥＲ）の符号に対応するリファレンス電位ＶＡＲＥＦ（５パターン）を描画している。
【００７９】
テスタ５０は、ステップＳ７〜Ｓ９の処理において９０℃のときに適切な遅延時間Ｄを得られる係数αの値及び電圧α（ＶＢＥ−ＶＢＥＲ）の符号を検索する。図１４のようにＱ＝２とした場合には、各係数αの値及び電圧α（ＶＢＥ−ＶＢＥＲ）の符号の組み合わせが５パターンしかないため、図示した点Ｐ１〜Ｐ５の中で最適なものを検索することになるが、Ｑの値をより大きくすれば、より多くの点の中から検索することが可能になる。こうして得られたリファレンス電位ＶＡＲＥＦは、−２０℃と９０℃の両方において、適切な遅延時間Ｄを得られるリファレンス電位ＶＡＲＥＦとなる。
【００８０】
ステップＳ８の判定の結果、遅延時間Ｄが適切な値となっていた場合には、テスタ５０は当該テストコード信号ＴＣＯＤＥｎ（コード信号ＶＩＮ３，４）をレジスタ５１に一時的に記憶させる。これにより、テスタ５０を用いた判定動作が完了する。
【００８１】
最後に、以上の処理の結果最終的に得られたテストコード信号ＴＣＯＤＥｎをテスタ５０から図示しないトリミング装置に送信し、トリミング装置は、受信したテストコード信号ＴＣＯＤＥｎに基づいてヒューズ回路１４のヒューズトリミングを行う（ステップＳ１０）。つまり、ヒューズ回路１４から出力されるヒューズコード信号ＦＣＯＤＥｎが、最終的に得られたテストコード信号ＴＣＯＤＥｎと同じ値となるよう、ヒューズ回路１４のヒューズトリミングを行う。これにより、ヒューズ回路１４には、少なくとも−２０℃と９０℃の両方で適切な遅延時間Ｄを得られるリファレンス電位ＶＡＲＥＦを生成するためのリファレンス電位情報が書き込まれることになる。
【００８２】
以上説明したように、本実施の形態による半導体装置１０によれば、ヒューズトリミングによりリファレンス電位ＶＡＲＥＦを制御し、低温でも高温でもリファレンス遅延回路１９の遅延時間Ｄが適切な値となるようにすることが可能になる。そして、このリファレンス電位ＶＡＲＥＦに基づいて生成された内部電源電圧ＶＡにより動作する内部回路１２
（図１）についても、その遅延量を適切なものに制御することが可能になっている。具体的には、内部回路１２が、温度の上昇に伴って動作速度を低速化させるべき回路である場合には、リファレンス電位ＶＡＲＥＦが温度の上昇に伴って小さくなる負の温度依存性を持つようにすればよい。また、内部回路１２が、温度の上昇に伴って動作速度を高速化させるべき回路である場合には、リファレンス電位ＶＡＲＥＦが温度の上昇に伴って大きくなる正の温度依存性を持つようにすればよい。さらに、内部回路１２が、温度の上昇に関わらず実質的に同一の動作速度を維持すべき回路である場合には、リファレンス電位ＶＡＲＥＦが温度の上昇に関わらず実質的に変化しない温度依存性を持つようにすればよい。
【００８３】
ここで、内部回路１２の具体的な例を挙げ、その遅延量の制御についてより具体的に説明する。
【００８４】
図１５は、センスアンプ回路２２に供給するタイミング信号を生成するタイミング信号生成回路１２Ｘを示す図である。この例では、タイミング信号生成回路１２Ｘが内部回路１２である。タイミング信号生成回路１２Ｘは、半導体装置１０の周囲温度が高いほど、遅延量を大きくすべき回路（温度の上昇に伴って動作速度が低速化する回路）のひとつに数えられる。以下、詳しく説明する。
【００８５】
センスアンプ回路２２は、メモリセルアレイ２３内のメモリセルに蓄積された電荷によってビット線に生ずるデータ（電位差）を増幅し、ローカルＩＯ線に出力する回路である。また、タイミング信号生成回路１２Ｘは、リードコマンド又はライトコマンドが入力されたことを示すタイミング通知信号に応じて、センスアンプ回路２２を活性化させるためのセンスアンプイネーブル信号ＳＡＥを生成する回路である。
【００８６】
メモリセルに蓄積された電荷によってビット線に生ずるデータの量（電位差量）は、半導体装置１０の周囲温度が高いほど小さくなる。そのため、センスアンプ回路２２の活性化タイミングは、周囲温度が高いほど遅らせることが望ましい。
【００８７】
本発明では、テスタ５０からの制御により、リファレンス電位ＶＡＲＥＦが負の温度依存性を有するようにする。これにより、周囲温度が高いほど電源電圧ＶＡの電位が低くなり、その結果、タイミング信号生成回路１２Ｘの遅延量が大きくなる。したがって、センスアンプイネーブル信号ＳＡＥの出力タイミングが遅延し、センスアンプ回路２２の活性化タイミングが遅延する。すなわち、周囲温度が高いほど、センスアンプ回路２２の活性化タイミングを遅延させることが実現される。
【００８８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００８９】
例えば、上記実施の形態では電力供給部の活性化情報をヒューズ回路１４に書き込んでいるが、ここでいうヒューズ回路には、レーザートリミングヒューズや、電気的に切断／導通するヒューズ（アンチヒューズを含む。）が含まれる。アンチヒューズ回路は電気的な信号処理により情報を保存するものであるため、テスタ５０と半導体装置１０とを繋いだままの状態でリファレンス電位情報を書き込めるというメリットがある。
【００９０】
また、上記実施の形態では半導体装置１０がまだウェハ状態であるときに、テスタ５０を用いてリファレンス電位の調節を行ったが、図１６に示すように、半導体装置１０がコンピュータなどに組み込まれた後、コンピュータのコントローラ（ＣＰＵ）９０を用いて調節を行うこととしてもよい。図１６に示したＲＯＭ(Read Only Memory)９１は、上述した判定動作などをコンピュータに実行させるためのプログラムを格納する記憶手段であり、コントローラ９０はＲＯＭ９１内のプロクラムに従って、リファレンス電位の調節処理を行う。なお、このようにする場合には、コントローラ９０がリファレンス電位情報を書き込めるよう、ヒューズ回路１４に代え、書き換え可能なデータ保存手段であるレジスタ（ラッチ回路）１４ａなどを用いることが好ましい。
【００９１】
また、上記実施の形態では、リファレンス電位ＶＡＲＥＦのみに着目して遅延量の制御を行う例を示したが、他のリファレンス電位（ＶＢＲＥＦ，ＶＣＲＥＦなど）についても同様に遅延量の制御を行うことが好ましい。この場合、リファレンス遅延回路１９に入力する内部電源電圧を適宜切り替え可能に構成することが好ましい。
【００９２】
図１７は、リファレンス電位ＶＡＲＥＦ，ＶＢＲＥＦについて遅延量の制御を行うようにした半導体装置１０の例を示している。なお、同図では内部電源発生回路１５Ｃは省略している。
【００９３】
図１７の例では、リファレンス遅延回路１９は、内部電源配線３０Ａ，３０Ｂとスイッチ２１を介して接続されている。リファレンス遅延回路１９の電源電圧は、スイッチ２１の切り替えにより電源電圧ＶＡ，ＶＢのいずれか一方となる。なお、図１７には明示していないが、スイッチ２１はテスタ５０から切り替え可能に構成される。
【００９４】
内部電源電圧ＶＡにより動作する内部回路１２Ａの遅延量が適切なものになるようリファレンス電位ＶＡＲＥＦを制御する場合、テスタ５０からスイッチ２１を切り替え、電源電圧ＶＡがリファレンス遅延回路１９に供給されるようにする。また、内部電源電圧ＶＢにより動作する内部回路１２Ｂの遅延量が適切なものになるようリファレンス電位ＶＢＲＥＦを制御する場合、テスタ５０からスイッチ２１を切り替え、電源電圧ＶＢがリファレンス遅延回路１９に供給されるようにする。こうすることで、テスタ５０は、内部回路１２Ａ，１２Ｂ両方の遅延量を適切なものに制御することができるようになる。
【００９５】
なお、このように内部回路の遅延量は電源電圧ごとに制御可能であることから、例えば、電源電圧ＶＡを供給する内部回路１２Ａについては、上述したタイミング信号生成回路１２Ｘのように温度が高いほど遅延量が大きくなる（温度の上昇に伴って動作速度が低速化する）ようにし、電源電圧ＶＢを供給する内部回路１２Ｂについては温度が高いほど遅延量が小さくなる（温度の上昇に伴って動作速度が高速化する）ようにする、というような制御も可能である。
【符号の説明】
【００９６】
１０ 半導体装置
１０ａ 電源端子
１０ｂ コマンド端子
１０ｃ アドレス端子
１０ｄ データ入出力端子
１１ 内部電源回路
１２，１２Ａ，１２Ｂ 内部回路
１２Ｘ タイミング信号生成回路
１３ａ コマンドデコーダ
１３ｂ アドレスラッチ回路
１４ ヒューズ回路
１５Ａ〜１５Ｃ 内部電源発生回路
１６ リファレンス電位発生回路
１７ テスト制御回路
１８ 信号選択回路
１９ リファレンス遅延回路
１９ｂ インバータチェーン
１９ｃ ＯＲ回路
２０ テスト入出力制御回路
２２ センスアンプ回路
２３ メモリセルアレイ
３０Ａ〜３０Ｃ 内部電源配線
３０Ｘ 外部電源配線
４０ 電圧発生回路
４１〜４４ 第１〜第４選択回路
５０ テスタ
５１ レジスタ
６０，６１ オペアンプ
６２，６３ ＰＮＰ型バイポーラトランジスタ
６４〜６７，６８１〜６８Ｐ，７７１〜７７Ｑ 抵抗
６９ 定電流源
７０ ダイオード
７１０〜７１Ｍ，７２１〜７２Ｋ，７８０〜７２Ｑ，８３１，８３２ トランスファーゲート
７３，７６，８０ ボルテージフォロア
７５，８１，８２ 減算回路
７９ 反転増幅器
９０ コントローラ
９１ ＲＯＭ
【特許請求の範囲】
【請求項１】
内部電源配線を介して半導体装置の内部回路に電源電圧を供給する内部電源回路であって、
それぞれ互いに異なる温度依存性を有する複数のリファレンス電位を生成可能に構成されたリファレンス電位発生回路と、
前記リファレンス電位発生回路により生成された前記リファレンス電位を基準として前記電源電圧を生成する内部電源発生回路と、
前記リファレンス電位発生回路に生成させる前記リファレンス電位を選択する制御回路とを備えることを特徴とする内部電源回路。
【請求項２】
前記複数のリファレンス電位は、互いに逆の温度依存性を有する第１及び第２のリファレンス電位を含むことを特徴とする請求項１に記載の内部電源回路。
【請求項３】
前記複数のリファレンス電位は、温度に対する変化率が互いに異なる複数のリファレンス電位を含むことを特徴とする請求項１又は２に記載の内部電源回路。
【請求項４】
前記複数のリファレンス電位は、所定温度での電位が互いに異なる複数のリファレンス電位を含むことを特徴とする請求項１乃至３のいずれか一項に記載の内部電源回路。
【請求項５】
前記制御回路は、前記リファレンス電位発生回路に生成させる前記リファレンス電位を示す情報を記憶する記憶回路の記憶内容に基づいて、前記リファレンス電位発生回路に生成させる前記リファレンス電位を選択することを特徴とする請求項１乃至４のいずれか一項に記載の内部電源回路。
【請求項６】
前記制御回路は、外部から入力されるテストコード信号に基づいて、前記リファレンス電位発生回路に生成させる前記リファレンス電位を選択することを特徴とする請求項１乃至５のいずれか一項に記載の内部電源回路。
【請求項７】
前記リファレンス電位発生回路は、温度依存性を有する第１の電圧と、温度依存性を有しない第２及び第３の電圧とを発生する電圧発生回路を有し、前記第２の電圧の電圧値と、前記第３の電圧の電圧値と、前記第１の電圧から前記第２の電圧を減算してなる第４の電圧に乗算する変化係数と、前記第４の電圧に前記変化係数を乗算してなる第５の電圧の符号とを選択可能に構成され、
前記リファレンス電位は、前記第５の電圧に前記第３の電圧を加算することにより生成されることを特徴とする請求項１乃至６のいずれか一項に記載の内部電源回路。
【請求項８】
請求項１乃至７のいずれか一項に記載の内部電源回路と、
前記内部電源回路から供給される電源電圧により動作する内部回路とを備えることを特徴とする半導体装置。
【請求項９】
それぞれ互いに異なる温度依存性を有する複数のリファレンス電位の中のひとつを生成し、電源電圧を生成する内部電源発生回路に供給するリファレンス電位発生回路と、
前記リファレンス電位発生回路に生成させる前記リファレンス電位を示すリファレンス電位情報を記憶する記憶回路とを備える半導体装置の製造方法であって、
前記リファレンス電位発生回路に生成させる前記リファレンス電位を選択する選択ステップと、
前記内部電源発生回路により生成された電源電圧を内部回路に供給した場合の、該内部回路の遅延量を測定する測定ステップと、
前記測定ステップの測定結果に基づき、前記記憶回路にリファレンス電位情報を書き込む書込ステップとを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
前記選択ステップは、
周囲温度を第１の温度とした状態で、前記リファレンス電位発生回路に生成させる前記リファレンス電位を選択する第１の選択ステップと、
周囲温度を前記第１の温度とは異なる第２の温度とした状態で、前記リファレンス電位発生回路に生成させる前記リファレンス電位を選択する第２の選択ステップとを含み、
前記書込ステップは、前記第１及び第２の選択ステップそれぞれにおける前記測定ステップの測定結果に基づき、前記記憶回路に前記リファレンス電位情報を書き込むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記半導体装置は、前記内部電源発生回路により生成された電源電圧により動作するインバータチェーンを有する遅延回路を備え、
前記測定ステップは、前記遅延回路の遅延時間を測定することにより、前記内部回路の遅延量を測定することを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
温度変化に伴って電圧が変化するものであってその変化量が調整可能とされた第１の電圧と、温度変化に伴って変化しない第２の電圧との和として定義される電源電圧を用いる半導体装置の製造方法であって、
第１の温度において前記第２の電圧を決定するステップと、
前記第１の温度とは異なる第２の温度において前記変化量を調整するステップとを備えることを特徴とする半導体装置の製造方法。
【請求項１３】
それぞれ互いに異なる温度依存性を有する第１及び第２のリファレンス電位を生成可能に構成されたリファレンス電位発生回路と、
前記第１のリファレンス電位を受けて生成された第１の電源電圧を受けて動作する第１の内部回路と、
前記第２のリファレンス電位を受けて生成された第２の電源電圧を受けて動作する第２の内部回路とを備えることを特徴とする半導体装置。
【請求項１４】
前記第１のリファレンス電位の温度依存性は、温度の上昇に伴って小さくなる負の温度依存性であり、前記第１の内部回路は温度の上昇に伴って動作速度が低速化することを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記半導体装置は、
データを保持するメモリセルと、
前記メモリセルのデータを第１のタイミング信号に対応して読み出し及び増幅するセンスアンプ回路とをさらに備え、
前記第１の内部回路は前記第１のタイミング信号を出力することを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第２のリファレンス電位の温度依存性は、温度の上昇に伴って大きくなる正の温度依存性であり、前記第２の内部回路は温度の上昇に伴って動作速度が高速化することを特徴とする請求項１３乃至１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記第２のリファレンス電位の温度依存性は、温度の上昇に関わらず実質的に変化しない温度依存性であり、前記第２の内部回路は温度の上昇に関わらず実質的に動作速度が変化しないことを特徴とする請求項１３乃至１５のいずれか一項に記載の半導体装置。
【請求項１】
内部電源配線を介して半導体装置の内部回路に電源電圧を供給する内部電源回路であって、
それぞれ互いに異なる温度依存性を有する複数のリファレンス電位を生成可能に構成されたリファレンス電位発生回路と、
前記リファレンス電位発生回路により生成された前記リファレンス電位を基準として前記電源電圧を生成する内部電源発生回路と、
前記リファレンス電位発生回路に生成させる前記リファレンス電位を選択する制御回路とを備えることを特徴とする内部電源回路。
【請求項２】
前記複数のリファレンス電位は、互いに逆の温度依存性を有する第１及び第２のリファレンス電位を含むことを特徴とする請求項１に記載の内部電源回路。
【請求項３】
前記複数のリファレンス電位は、温度に対する変化率が互いに異なる複数のリファレンス電位を含むことを特徴とする請求項１又は２に記載の内部電源回路。
【請求項４】
前記複数のリファレンス電位は、所定温度での電位が互いに異なる複数のリファレンス電位を含むことを特徴とする請求項１乃至３のいずれか一項に記載の内部電源回路。
【請求項５】
前記制御回路は、前記リファレンス電位発生回路に生成させる前記リファレンス電位を示す情報を記憶する記憶回路の記憶内容に基づいて、前記リファレンス電位発生回路に生成させる前記リファレンス電位を選択することを特徴とする請求項１乃至４のいずれか一項に記載の内部電源回路。
【請求項６】
前記制御回路は、外部から入力されるテストコード信号に基づいて、前記リファレンス電位発生回路に生成させる前記リファレンス電位を選択することを特徴とする請求項１乃至５のいずれか一項に記載の内部電源回路。
【請求項７】
前記リファレンス電位発生回路は、温度依存性を有する第１の電圧と、温度依存性を有しない第２及び第３の電圧とを発生する電圧発生回路を有し、前記第２の電圧の電圧値と、前記第３の電圧の電圧値と、前記第１の電圧から前記第２の電圧を減算してなる第４の電圧に乗算する変化係数と、前記第４の電圧に前記変化係数を乗算してなる第５の電圧の符号とを選択可能に構成され、
前記リファレンス電位は、前記第５の電圧に前記第３の電圧を加算することにより生成されることを特徴とする請求項１乃至６のいずれか一項に記載の内部電源回路。
【請求項８】
請求項１乃至７のいずれか一項に記載の内部電源回路と、
前記内部電源回路から供給される電源電圧により動作する内部回路とを備えることを特徴とする半導体装置。
【請求項９】
それぞれ互いに異なる温度依存性を有する複数のリファレンス電位の中のひとつを生成し、電源電圧を生成する内部電源発生回路に供給するリファレンス電位発生回路と、
前記リファレンス電位発生回路に生成させる前記リファレンス電位を示すリファレンス電位情報を記憶する記憶回路とを備える半導体装置の製造方法であって、
前記リファレンス電位発生回路に生成させる前記リファレンス電位を選択する選択ステップと、
前記内部電源発生回路により生成された電源電圧を内部回路に供給した場合の、該内部回路の遅延量を測定する測定ステップと、
前記測定ステップの測定結果に基づき、前記記憶回路にリファレンス電位情報を書き込む書込ステップとを備えることを特徴とする半導体装置の製造方法。
【請求項１０】
前記選択ステップは、
周囲温度を第１の温度とした状態で、前記リファレンス電位発生回路に生成させる前記リファレンス電位を選択する第１の選択ステップと、
周囲温度を前記第１の温度とは異なる第２の温度とした状態で、前記リファレンス電位発生回路に生成させる前記リファレンス電位を選択する第２の選択ステップとを含み、
前記書込ステップは、前記第１及び第２の選択ステップそれぞれにおける前記測定ステップの測定結果に基づき、前記記憶回路に前記リファレンス電位情報を書き込むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記半導体装置は、前記内部電源発生回路により生成された電源電圧により動作するインバータチェーンを有する遅延回路を備え、
前記測定ステップは、前記遅延回路の遅延時間を測定することにより、前記内部回路の遅延量を測定することを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１２】
温度変化に伴って電圧が変化するものであってその変化量が調整可能とされた第１の電圧と、温度変化に伴って変化しない第２の電圧との和として定義される電源電圧を用いる半導体装置の製造方法であって、
第１の温度において前記第２の電圧を決定するステップと、
前記第１の温度とは異なる第２の温度において前記変化量を調整するステップとを備えることを特徴とする半導体装置の製造方法。
【請求項１３】
それぞれ互いに異なる温度依存性を有する第１及び第２のリファレンス電位を生成可能に構成されたリファレンス電位発生回路と、
前記第１のリファレンス電位を受けて生成された第１の電源電圧を受けて動作する第１の内部回路と、
前記第２のリファレンス電位を受けて生成された第２の電源電圧を受けて動作する第２の内部回路とを備えることを特徴とする半導体装置。
【請求項１４】
前記第１のリファレンス電位の温度依存性は、温度の上昇に伴って小さくなる負の温度依存性であり、前記第１の内部回路は温度の上昇に伴って動作速度が低速化することを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記半導体装置は、
データを保持するメモリセルと、
前記メモリセルのデータを第１のタイミング信号に対応して読み出し及び増幅するセンスアンプ回路とをさらに備え、
前記第１の内部回路は前記第１のタイミング信号を出力することを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第２のリファレンス電位の温度依存性は、温度の上昇に伴って大きくなる正の温度依存性であり、前記第２の内部回路は温度の上昇に伴って動作速度が高速化することを特徴とする請求項１３乃至１５のいずれか一項に記載の半導体装置。
【請求項１７】
前記第２のリファレンス電位の温度依存性は、温度の上昇に関わらず実質的に変化しない温度依存性であり、前記第２の内部回路は温度の上昇に関わらず実質的に動作速度が変化しないことを特徴とする請求項１３乃至１５のいずれか一項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１０−２８２３１７（Ｐ２０１０−２８２３１７Ａ）
【公開日】平成２２年１２月１６日（２０１０．１２．１６）
【国際特許分類】
【出願番号】特願２００９−１３３７３２（Ｐ２００９−１３３７３２）
【出願日】平成２１年６月３日（２００９．６．３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２２年１２月１６日（２０１０．１２．１６）
【国際特許分類】
【出願日】平成２１年６月３日（２００９．６．３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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