本開示における実施形態は、可変エンベロープ信号から分解された一定エンベロープ信号を送信するためのマルチアンテナビーム形成システムに関する。可変エンベロープ信号は、２つの一定エンベロープ信号に分解される。一定エンベロープ信号のそれぞれは、電力増幅器によって別個に増幅され、別個のアンテナを通じて送信される。一定エンベロープ信号の送信経路にビームステアリング遅延を加えて、受信機の位置にビームを導くことができる。送信された一定エンベロープ信号は、受信アンテナが可変エンベロープ信号を受信するように、空間アウトフェージングを通して結合する。
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【課題】 帯域幅が十分に確保されたメモリシステムを提供する。
【解決手段】 メモリコントローラと、メモリコントローラに結合されたメモリ装置とを有するメモリシステム。メモリコントローラは、書き込みデータ値をメモリ装置に出力する。メモリ装置は、メモリコントローラから書き込みデータ値を受信して、書き込みデータ値をマスクキー値と比較する。書き込みデータ値がマスクキー値にマッチする場合、メモリ装置は書き込みデータ値を記憶しない。書き込みデータ値がマスクキー値にマッチしない場合、メモリ装置は書き込みデータ値を記憶する。 （もっと読む）

いくつかある実施形態の中で特にシステムは、集積回路バッファ装置（メモリコントローラなどのマスタに接続され得る）と複数の集積回路メモリ装置間のトポロジ（データおよび／または制御／アドレス情報）を含む。例えば、単一のフライバイ信号経路（またはバス）を使用して集積回路バッファ装置から複数の集積回路バッファ装置へ提供される制御／アドレス情報に応答して、データは、別々の分割（またはポイントツーポイントリンク）信号経路を使用して複数の集積回路メモリ装置と集積回路バッファ装置の間に提供されてよい。集積回路バッファ装置は複数の集積回路メモリ装置の構成可能な効果的メモリ編成を可能にする。集積回路バッファ装置によりメモリコントローラに対し示されるメモリ編成は、後ろにある実際のメモリ編成と異なってもよいし、あるいは集積回路バッファ装置に接続されてもよい。バッファ装置は、特定のメモリ編成を期待するメモリコントローラと実際のメモリ編成との間で転送されるデータを分割してマージする。
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メモリコントローラと、第１のメモリ階層を定義する揮発性メモリ素子の第１のセットとを備えるメモリシステムが開示される。揮発性メモリ素子の第１のセットは、少なくとも１つの第１のメモリモジュール上に配置され、少なくとも１つの第１のメモリモジュールは、メモリコントローラにデイジーチェーン構成で結合される。第１の集積回路バッファ素子がモジュール上に含まれる。システムは、第２のメモリ階層を定義する不揮発性メモリ素子の第２のセットを有する。不揮発性メモリ素子の第２のセットは、少なくとも１つの第２のメモリモジュール上に配置され、少なくとも１つの第２のメモリモジュールは、少なくとも１つの第１のメモリモジュールにデイジーチェーン構成で接続される。第２のモジュールは、第２の集積回路バッファ素子を含む。システムは、メモリコントローラと第２のメモリ階層との間で伝送される信号が、第１のメモリ階層を通過するように構成される。
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オンチップジッタ耐性測定が可能な集積回路は、少なくとも１つのクロック信号に注入される、量制御されたジッタを生成するジッタ生成器回路と、少なくとも１つのクロック信号に従って入力信号をサンプリングする受信回路とを含む。受信器から出力されたサンプリングデータ値は、集積回路のジッタ耐性を評価するために使用される。
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【課題】周辺装置との間の信号授受のタイミングを制御し、動作の安定化が図られるメモリ素子を提供する。
【解決手段】デバイスタイミング制約を伴う電子デバイスは、行列コマンドを搬送する相互接続構造体に接続された１組の接続部を含む。メモリコアはデータを記憶する。１組の接続部及びメモリコアにはメモリインターフェイスが接続される。メモリインターフェイスは、行コマンド及び列コマンドに基づいてメモリコアタイミング信号を発生する回路を備えている。メモリインターフェイス回路は、メモリコアタイミング信号の選択されたタイミング信号のタイミングを調整する個々の遅延要素を含む。 （もっと読む）

本半導体パッケージは誘電体層、トレース層、導電層、ダイおよびアンダーフィル層を含む。誘電体層は第１の面とそれに対向する第２の誘電体層面とを有する。複数のビアは誘電体層を第１の誘電体層面から第２の誘電体層面へ貫通する。複数の半田ボールは第２の誘電体層面に配置される。半田ボールのそれぞれはビアの相異なる一つに電気的に接続される。ダイは半田ボールに電気的に接続される。導電層は第２の誘電体層面とダイとの間に配置される。導電層は、半田ボールが導電層に接触することなく（すなわち物理的または電気的接触なしに）ビアに電気的に接続できるようにする導電層を貫通する窓を画定する。アンダーフィル層はダイと導電層との間に形成され、トレース層は第１の誘電体層面に形成される。トレース層のトレースはビアを他の半田ボールに電気的に接続する。
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低電圧差動通信システムには、差動チャネルを介して低電圧差動信号を受信機に伝達するプログラム可能な低振幅電圧モード送信機が含まれる。受信機は、２つの入力トランジスタ（それぞれは共通ゲート構成である）を用いて、低電圧差動信号を回復する。受信機における電流源は、入力トランジスタをバイアスし、それらのソース電圧が、差動信号の共通モード電圧において公称上バイアスされ、かつそれらのゲート−ソース電圧が、共通モード電圧変動に対してほぼ一定のままであるようにする。
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第１のドライバ（１２）および高域通過フィルタ（１６）を有する第２のドライバ（１４）を含む、チャネル等化を提供するための送信機（１０）である。第１のドライバは、デジタル入力信号を表す第１の出力信号を生成する。第２のドライバは、デジタル入力信号の高域通過フィルタリングされたバージョンを表す第２の出力信号を生成する。第１および第２の出力信号は、加算されて、チャネルを通じた送信のためにチャネル等化された第３の出力信号を供給する。
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集積回路（ＩＣ）パッケージは、インタフェースダイおよび別個のストレージダイを含む。インタフェースダイは、外部メモリコントローラからメモリアクセスコマンドを受信する同期インタフェースを有するとともに、メモリアクセスコマンドに対応する行制御信号および列制御信号を出力するクロックレスメモリ制御インタフェースを有する。ストレージダイは、複数の独立アクセス可能なストレージアレイおよびクロックレスメモリ制御インタフェースから行制御信号および列制御信号を受信する、対応するアクセス制御インタフェースを有し、アクセス制御インタフェースはそれぞれ、メモリアクセスコマンドのうちの所与の１つに対応する読み取りデータを時間多重化送信で出力するデータ出力回路を含む。
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