メモリモジュールは、関連する複数の集積回路メモリデバイスからデータへアクセスする複数のそれぞれの集積回路バッファデバイスからメモリモジュールコネクタインタフェースにデータを提供する複数の信号経路を含む。該メモリモジュールは、それぞれの集積回路バッファデバイスに接続される複数の「データスライス」または複数のメモリモジュールデータバス部分を形成する。各集積回路バッファデバイスは、また、少なくとも一つの集積回路メモリデバイスへのアクセスを規定する制御情報を提供するバスに接続される。一実施形態によると、ＳＰＤデバイスはメモリモジュールの設定情報に関する情報を格納する。いくつかの実施形態では、少なくとも一つの集積回路バッファデバイスはＳＰＤデバイス内に格納された情報にアクセスする。一つのパッケージの実施形態では、パッケージは集積回路バッファダイと複数の集積回路メモリダイを収容する。
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【課題】ＤＲＡＭにアクセスするのに必要なアドレス制御ピンと信号線の数を最小限にすると同時に、すべてのＤＲＡＭピンの情報率が常にほぼ等しくなるように使用効率を最大限にすること。
【解決手段】インタフェースにおける信号線の高パフォーマンスを活かすために、信号線の数を最小限にし、ＤＲＡＭとインタフェースする信号線の帯域幅を最大限にすることが望ましい。本発明のＤＲＡＭメモリ・システムでは、アドレス線と制御線を統合し、情報を多重化して、ＤＲＡＭピンの情報率が常にほぼ等しくなるようにする。 （もっと読む）

本半導体パッケージは、基板の両側に接続された２つの電気的コンタクトと半導体デバイスとを含む。該基板は、少なくとも部分的に該基板を貫通して延在する少なくとも一つのビアを画定する。本半導体デバイスは、ビアを介して電気的コンタクトの一つに電気的に接続された半導体低速インタフェースと、フレキシブルテープに電気的に接続された半導体高速インタフェースとを含む。フレキシブルテープは、また、電気的コンタクトの他の一つに電気的に接続される。
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通信インターフェース（たとえば、メモリインターフェース）には、データソースに結合されるよう適応され、かつ多くのデータ処理段階を有するデータ処理チャネルが含まれる。バイパスネットワーク又はパイプラインが、データ処理チャネルに結合され、データ処理チャネル内の少なくとも１つの段階をバイパスするよう構成可能である。コントローラが、パフォーマンス基準に基づいてデータ処理チャネルの少なくとも１つの段階をバイパスするバイパスネットワークを構成するよう、バイパスネットワークに結合される。いくつかの実施形態又はオペレーションモードによっては、バイパスネットワークは、アイドル期間後のアイドルレイテンシを減少させるために、データ処理チャネルの少なくとも１つの段階をバイパスするよう構成される。代替実施形態又はオペレーションモードによっては、バイパスチャネルは、データスループットを増加するために、データ処理チャネルの少なくとも１つの段階を含むよう構成される。
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マイクロスレッドメモリ装置。複数の記憶バンクが設けられ、それぞれのバンクは、複数の行の記憶セルを含み、かつ記憶セルの所与の行への連続的アクセス間には少なくとも最少アクセス時間間隔が生じなければならないという点で、アクセス制限を有する。転送制御回路が設けられ、第１のメモリアクセス要求に応じて複数の記憶バンクおよび外部信号経路間で第１のデータ量を転送するが、この第１のデータ量は、外部信号経路帯域幅と最少アクセス時間間隔との積より小さい。
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メモリコントローラと、メモリコントローラに結合されたメモリ装置とを有するメモリシステム。メモリコントローラは、書き込みデータ値をメモリ装置に出力する。メモリ装置は、メモリコントローラから書き込みデータ値を受信して、書き込みデータ値をマスクキー値とを比較する。書き込みデータ値がマスクキー値にマッチする場合、メモリ装置は書き込みデータ値を記憶しない。書き込みデータ値がマスクキー値にマッチしない場合、メモリ装置は書き込みデータ値を記憶する。
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【課題】位相検出器がＤＬＬの出力の位相を基準入力の位相と比較する遅延ロック・ループ（ＤＬＬ）について説明する。
【解決手段】位相比較器の出力は、位相比較器出力信号を経時時に積分するように機能する差動チャージ・ポンプを駆動する。チャージ・ポンプ出力は、位相比較器の出力が平均で５０％の時間だけハイになるようにＤＬＬ出力の位相を調整する無限範囲を有するフェーズ・シフタを制御する。ＤＬＬが、位相検出器の出力が平均で５０％の時間だけハイになるまでフェーズ・シフタを調整するので、ＤＬＬ出力クロックの入力基準クロックとの関係は、使用される位相検出器のタイプにしか依存しない。さらに、ＤＬＬは、ディザ・ジッタを最小限に抑え、同時に獲得時間を最小限に抑えるように制御される。また、デューティ・サイクル補正増幅器を使用して、所望のデューティ・サイクル、たとえば５０％を有するＤＬＬ出力クロックが生成される。 （もっと読む）

データを読み出すためのシステムと方法を示す。１つの方法は、第１の回路が第２の回路から複数のデータ入力信号およびタイミング基準信号を受信するステップ、複数のオーバーサンプリングされたデータ入力信号およびオーバーサンプリングされたタイミング基準信号を生成するステップ、オーバーサンプリングされたタイミング基準信号内でビット境界範囲を決定するステップを含む。次にビット境界範囲がオーバーサンプリングされたデータ入力信号に適用されて、複数のオーバーサンプリングされたデータ入力信号から複数のデータワードを決定する。
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第１のクロック発生回路と、周波数分割回路と、複数のマルチプレクサとを有する、ワイドレンジ複数位相クロック発生器である。第１のクロック発生回路は、それぞれが、第１の周波数および複数の異なる位相角のうちのそれぞれ１つをそれぞれが有する複数の第１のクロック信号を生成する。周波数分割回路は、第１のクロック発生回路から、複数の第１のクロック信号を受信して、第２の周波数および複数の異なる位相角のうちのそれぞれ１つをそれぞれが有する複数の第２のクロック信号を生成する。マルチプレクサは、それぞれが、第１のクロック信号のうちのそれぞれ１つを受信するように結合された第１の入力と、第２のクロック信号のうちの、第１のクロック信号のうちの前記１つと実質的に同じ位相角を有するそれぞれ１つを受信するように結合された第２の入力とを有する。
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多数のメモリ装置を有するメモリシステムが、物理メモリの異なる領域に対して異なるレイテンシ時間を可能にすることと、頻繁にアクセスされるメモリアドレスを物理メモリの最短レイテンシ時間領域に位置づけるのに役立つアドレスマップを提供することと、頻繁にアクセスされるメモリアドレスを物理メモリの最短レイテンシ時間領域に割り当てることとによって、平均アクセスレイテンシ時間を短縮する。

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