【課題】 さまざまな位置に配置されたメモリ・コンポーネントの間でメモリ動作を調整する方法および装置を提供すること。
【解決手段】 本発明の実施形態によれば、複数のメモリ・コンポーネントに結合されたアドレス・バスについて、ウェーブパイプライン化が実施される。複数のメモリ・コンポーネントが、アドレス・バス伝搬遅延およびデータ・バス伝搬遅延に関係する調整に従って構成される。アドレス信号および／または制御信号に関連する、これらの信号の伝搬遅延を複製するタイミング信号が、メモリ動作の調整に使用される。 （もっと読む）

集積回路デバイス（１００）は、使用に応じた性能劣化（例えば、フラッシュメモリセルのトンネル酸化物内で蓄積された欠陥、又は、電荷蓄積層内でトラップされた電荷）を示す構造（１０４）と、構造に近接して配置され、劣化を反転する温度に構造を加熱する加熱回路（１０１）とを備える。メモリデバイスのワード線又はビット線を加熱素子（１０７）として使用する。 （もっと読む）

【課題】 さまざまな位置に配置されたメモリ・コンポーネントの間でメモリ動作を調整する方法および装置を提供すること。
【解決手段】 本発明の実施形態によれば、複数のメモリ・コンポーネントに結合されたアドレス・バスについて、ウェーブパイプライン化が実施される。複数のメモリ・コンポーネントが、アドレス・バス伝搬遅延およびデータ・バス伝搬遅延に関係する調整に従って構成される。アドレス信号および／または制御信号に関連する、これらの信号の伝搬遅延を複製するタイミング信号が、メモリ動作の調整に使用される。 （もっと読む）

本発明は、自動リフレッシュスキームを実施し、自動リフレッシュオペレーション時の電力散逸を実質的に減らすＤＲＡＭ回路に係る。実質的に不変の電源電圧の代わりにランプ電源電圧を用いてＤＲＡＭ回路内のセンス増幅器に給電して、かかるセンス増幅器に結合される２つのビット線間の電圧差を増幅する。その結果、自動リフレッシュオペレーションによって発生される熱は、実質的に不変の電源電圧によって給電される従来の自動リフレッシュオペレーションによって発生される熱の一部分に過ぎなくなる。 （もっと読む）

段階的オンダイターミネーションを有する集積回路装置である。この集積回路装置には、データ信号を受信する入力部、ならびに第１および第２の終端回路が含まれる。第１の終端回路には、第１の負荷素子と、第１の負荷素子をデータ信号入力部に切り替え可能に結合する第１のスイッチ素子と、が含まれる。第２の終端回路には、第２の負荷素子と、第２の負荷素子をデータ信号入力部に切り替え可能に結合する第２のスイッチ素子と、が含まれる。
（もっと読む）

集積回路メモリまたはバッファ装置などの集積回路、方法およびシステムが、実施形態の中でも特に、制御情報、書き込みデータおよび読み出しデータトランザクションにそれぞれ対応する、ＣＲＣ符号などの複数のエラー符号を生成する。複数の別個に生成されたＣＲＣ符号は、循環バッファなどのそれぞれの記憶回路にログまたは記憶される。次に、各トランザクションに対応する、記憶された複数のＣＲＣ符号を用いて、エラーが特定のトランザクション中に発生したかどうか、ひいては、特定のトランザクションの再試行が行われるかどうかを判定する。集積回路には、集積回路によって生成されたＣＲＣ符号を、コントローラ装置によって提供されたＣＲＣ符号と比較する比較回路が含まれる。読み出しデータに対応するＣＲＣ符号は、読み出しトランザクション中に用いられていないデータマスク信号線を用いて、コントローラ装置に転送される。次に、集積回路によって生成されたＣＲＣ符号を、コントローラ装置によって生成されたＣＲＣ符号と比較して、エラーが発生したかどうかを判定してもよい。コントローラ装置は、制御情報、書き込みデータおよび読み出しデータに対応する複数のＣＲＣ符号を生成および記憶する。次に、コントローラ装置は、コントローラ装置によって生成されたＣＲＣ符号を、集積回路において生成および記憶されたＣＲＣ符号と比較して、エラーが、特定のトランザクション中に発生したかどうかを判定する。
（もっと読む）

低減されたアクセス粒度を有するメモリモジュールである。このメモリモジュールには、制御経路ならびに第１および第２のデータ経路を形成する信号線を自身に有する基板が含まれ、さらに、制御経路に共通に結合され、かつ第１および第２のデータ経路にそれぞれ結合された第１および第２のメモリ装置が含まれる。第１および第２のメモリ装置には、制御経路を介してそれぞれの第１および第２のメモリアクセスコマンドを受信し、かつ第１および第２のメモリアクセスコマンドに応じて、第１および第２のデータ経路において並列データ転送を行う制御回路が含まれる。
（もっと読む）

【課題】 コア速度に過度にストレスをかけずに、広いデータ転送範囲に応じるメモリ装置を提供する。
【解決手段】
メモリ装置において、記憶アレイからリトリーブされたデータの第１の部分またはより小さな第２の部分のどちらかが、プリフェッチモード選択に従ってデータバッファにロードされ、次に、信号インタフェースを介してメモリ装置から出力される。記憶リソースのいずれか１つに連続アクセスを行う間に生じることになる、クロック信号の最小サイクル数を示す値は、メモリ装置の構成回路内で受信および記憶することができる。この値が、閾値数未満であるクロックサイクル数Ｎを示す場合には、メモリ装置は、クロック信号のＮサイクルのそれぞれの間に、信号インタフェースとデータバッファとの間で、第１のアドレスに関連するデータを転送してもよい。Ｎが閾値数を超えるか等しい場合には、メモリ装置は、クロック信号のＸサイクルのそれぞれの間に、信号インタフェースと記憶バッファとの間で、第１のアドレスに関連するデータを転送し、次に、クロック信号のＸサイクルのそれぞれの間に、信号インタフェースと記憶バッファとの間で、第２のアドレスに関連するデータを転送してもよく、Ｘは、Ｎ未満の整数値である。 （もっと読む）

記載されるのは、２つ以上の終端トポロジからユーザが選択できるようにする構成可能なオンダイ終端要素を用いるシステムである。１つのトポロジは、レールツーレールまたは半電源終端をサポートするようにプログラム可能である。別のトポロジには、固定または可変フィルタ要素が選択的に含まれ、それによって、終端特性は、異なるレベルの速度性能および電力消費に対して調整可能になる。終端電圧およびインピーダンスもまた調整可能である。
（もっと読む）

【課題】クロック・データ・スキューを最小限に抑えられるバス・システムに適する同期メモリ装置を得る。
【解決手段】クロック・データ・スキューを最小限に抑えるバス・システムには、送信クロック用のクロック線セグメントと、受信クロック用のクロック線セグメントとが含まれ、それらのセグメントは、一端にある折返し部によって相互に結合されており、そのようなバス・システムに、上記の同期メモリ装置は、１または複数を結合できる。同期メモリ装置は、書込みデータが受信クロックと同じ方向に同時的に進行し、読取りデータが送信クロックと同じ方向に同時的に送信するように構成され、且つ、書込みデータおよび読取りデータのデータビットが、受信クロックおよび送信クロックの２倍の周波数で転送されるデュアル・エッジ転送に従って受信および送信される。 （もっと読む）