オペレーション上の退化を反転する内蔵型加熱回路を有する集積回路
集積回路デバイス（１００）は、使用に応じた性能劣化（例えば、フラッシュメモリセルのトンネル酸化物内で蓄積された欠陥、又は、電荷蓄積層内でトラップされた電荷）を示す構造（１０４）と、構造に近接して配置され、劣化を反転する温度に構造を加熱する加熱回路（１０１）とを備える。メモリデバイスのワード線又はビット線を加熱素子（１０７）として使用する。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２００６年１１月２９日に出願し、「Integrated Circuit With Built In Heater to Anneal Out Oxide Traps」なる名称の米国仮出願番号第６０／８６７，７０４号の優先権を主張し、かかる仮出願を本願に参照として組み込むものとする。
【０００２】
本願における開示は、集積回路デバイス内のオペレーション上の退化を反転することに係る。
【背景技術】
【０００３】
集積回路のオペレーションは、絶縁体（一般的には二酸化シリコンであるがこれに限定されない）を損傷しその信頼性及び製品としての寿命を制限してしまうことがある。例えば、フラッシュメモリチップにおいて酸化物トラップが生じることにより、書込み／消去オペレーションの数が制限され、また、データ保持も制限される。さらに、ホットエレクトロンによって二酸化シリコン（ＳｉＯ２）が損傷されるとデバイスの閾値電圧が変化してデバイス駆動電流が減少してしまい、これにより、デバイスミスマッチとなる場合がある。
【図面の簡単な説明】
【０００４】
本願における開示を限定的ではなく例示的に添付図に示し、図中、同様の参照番号は、同様の構成要素を示す。
【図１】半導体又は他のタイプの基板上又は内に配置される酸化物又は他の材料又は構造の退化を反転すべく用いられうるオンチップ（オンダイ）・アニーリング回路の一般化された実施形態を示す図である。
【図２Ａ】集積回路デバイス内に用いられてオンダイ・アニーリングオペレーションをサポートし、また、図１に示す一般的な加熱素子に対応する加熱素子の例を示す図である。
【図２Ｂ】集積回路デバイス内に用いられてオンダイ・アニーリングオペレーションをサポートし、また、図１に示す一般的な加熱素子に対応する加熱素子の例を示す図である。
【図２Ｃ】集積回路デバイス内に用いられてオンダイ・アニーリングオペレーションをサポートし、また、図１に示す一般的な加熱素子に対応する加熱素子の例を示す図である。
【図３Ａ】アニーリング回路内又はアニーリング回路と共に設けられて加熱素子に電力を供給する電源供給回路の例を示す図である。
【図３Ｂ】アニーリング回路内又はアニーリング回路と共に設けられて加熱素子に電力を供給する電源供給回路の例を示す図である。
【図３Ｃ】アニーリング回路内又はアニーリング回路と共に設けられて加熱素子に電力を供給する電源供給回路の例を示す図である。
【図４Ａ】アニーリング回路内の加熱素子に電力を供給する例示的な構成配置を示す図である。
【図４Ｂ】アニーリング回路内の加熱素子に電力を供給する例示的な構成配置を示す図である。
【図５Ａ】加熱素子の物理的特性又は形状を制御することにより所望の加熱素子抵抗（又は抵抗範囲）を達成する例示的な手法を示す図である。
【図５Ｂ】加熱素子の物理的特性又は形状を制御することにより所望の加熱素子抵抗（又は抵抗範囲）を達成する例示的な手法を示す図である。
【図６Ａ】加熱素子に供給されるエネルギー量を制御することによりアニーリング温度を制御するための例示的な実施形態を示す図である。
【図６Ｂ】加熱素子に供給されるエネルギー量を制御することによりアニーリング温度を制御するための例示的な実施形態を示す図である。
【図７】アニール・イネーブルされた集積回路内に任意選択的に設けられ、ホストアニール・イネーブルログラムされて（又はデバイス製造時に一回限りでプログラムされて）、アニールオペレーションのトリガリング及び実行を柔軟に制御しうるモードレジスタ（又はコンフィグレーション回路）の一実施形態を示す図である。
【図８】１以上のアニール・イネーブルされた集積回路３７１１−３７１ｎ及び外部コントローラ３７５を含むシステムの一実施形態を示し、さらに、外部コントローラ及び／又はアニール・イネーブルされた集積回路内で実行されうるトリガリング判定を示す図である。
【図９Ａ】記憶データの障害を制限又は阻止するように半導体基板又はバルクにバイアスをかけて、アニールオペレーション時にデータを保持可能とすることを説明する図である。
【図９Ｂ】記憶データの障害を制限又は阻止するように半導体基板又はバルクにバイアスをかけて、アニールオペレーション時にデータを保持可能とすることを説明する図である。
【図９Ｃ】記憶データの障害を制限又は阻止するように半導体基板又はバルクにバイアスをかけて、アニールオペレーション時にデータを保持可能とすることを説明する図である。
【図１０】図１乃至図９の原理及び実施形態に従ったアニーリング回路の特定の実施形態を示す図である。
【図１１Ａ】図１乃至図９の原理及び実施形態に従ったアニーリング回路の特定の実施形態を示す図である。
【図１１Ｂ】図１乃至図９の原理及び実施形態に従ったアニーリング回路の特定の実施形態を示す図である。
【発明を実施するための形態】
【０００５】
Ｉ．アニーリング全般
本願に記載する様々な実施形態では、加熱回路を集積回路ダイ上に形成して、進行性の退化（progressive degeneration）を示す絶縁体又は他の構造の局所の温度を、退化又は損傷が反転される（即ち、低減される又は完全に除去される）点まで上昇させることを可能にする。この温度によりもたらされる復元又は補正は、本願では、アニーリングと呼ぶ。
【０００６】
一実施形態では、例えば、フラッシュメモリデバイスにおけるフローティングゲートセルのトンネル酸化物内で蓄積した損傷は、フラッシュセルアレイの一部を形成する（又はフラッシュセルアレイに近接して配置される）ワード線、ビット線、及び／又は他の構造を通る十分な電流（アニーリング電流）の伝導によりデバイス動作時に達成されうる温度である、４００℃付近の温度を加えることによりアニーリングオペレーションにおいて反転されうる。同様に、アニーリングオペレーションは、窒化物ベースの電荷蓄積素子の温度を約２５０℃に上昇させるのに十分なアニーリング電流を供給することで、ＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−シリコン）型ストレージセルのアレイにおいてトラップされたキャリアを取り除くために用いられてもよい。同様のオペレーションを、他のタイプの電荷蓄積層（例えば、Ｓｉ−酸化物−ＳｉＮ−Ａｌ２Ｏ３−ＴａＮにより形成される電荷蓄積層を有するＴＡＮＯＳ型セル）に対して行ってもよい。このような例のどちらにおいても低温が十分である場合もあるし、又は、高温が必要となる場合もある。さらに、同様のオペレーションを用いて、例えば、次に限定しないが、ＭＯＳＦＥＴ（金属酸化物−半導体電界効果トランジスタ）又は他のタイプのトランジスタにおける酸化物を含む、アニーリングによる修復が可能である、使用により劣化する任意の材料における退化を反転してもよい（従って、閾値電圧のミスマッチや、かかるデバイスの有用な寿命をしばしば制限してしまう他の種類の磨耗についても補正される）。さらに、オンダイ・アニーリング機構における復元オプションとその制御を与えることにより、デバイスの劣化を制限するために通常は低い動作電圧又はクロックレートに制約されるデバイスを、高い電圧及び／又はクロックレートで動作できるようにして、それにより性能を高めることができる。つまり、退化を反転するためのオンダイ回路を与えることにより、時折又はイベントにより始動されるアニールオペレーションが増加する劣化率を補償すべく実行されて、多くの半導体デバイス仕様に固有の性能／信頼性のバランスが、より高性能となりうる。また、フラッシュメモリや他の磨耗により制限される技術の場合、ランタイム及び／又は始動時のアニーリングオペレーションによって劣化を反転する能力は、磨耗に基づく制約をなくし、また、かかる技術を、その低コスト・パー・ビット又は他の利点が左右する幅広い種類の用途に適用することを可能にする。
【０００７】
ＩＩ．アニーリング装置／回路
図１は、半導体又は他のタイプの基板１０３上又は内に配置される酸化物又は他の材料又は構造１０４の退化を反転すべく用いられうるオンチップ（オンダイ）・アニーリング回路１００の一般化された実施形態を示す図である。アニーリング回路１００は、アニールコントローラ１０５と加熱回路とを含み、加熱回路自体が抵抗加熱素子１０７と、アニーリング電流（ＩＡｎｎｅａｌ）を加熱素子１０７内に流すことを可能にする電源供給回路１０９とを含む。アニーリング電流が加熱素子１０７を通り伝導することにより、加熱素子の温度は、構造１０４及び／又は基板１０３の退化（欠陥、キャリアトラップ、又は他の種類の劣化）が反転される温度にまで上昇され、それにより、使用により劣化した材料が改善された状態に、多くの場合、未使用の又は略未使用の状態に復元される。図示するように、アニールコントローラ１０５は、所望の時間にアニーリングオペレーションが実行されることを可能にするよう加熱回路１０１にイネーブル信号（Ｅｎａｂｌｅ）を供給し、また、任意選択的に、アニーリングオペレーションにおいて発生した温度を示すフィードバック信号（ＴＭｅａｓ）を受信する場合もある。アニールコントローラ１０５はさらに、本願にて温度設定点と呼ぶ所望のアニーリング温度を確立するよう温度制御信号（ＴＣｎｔｒｌ）を出力してもよい。アニールコントローラのこれらの及び他のオペレーションを、加熱回路１０１の具体的な実施形態の例として、以下においてより詳細に説明する。
【０００８】
Ａ．加熱素子の例
図２Ａ乃至図２Ｃは、集積回路デバイス内に用いられてオンダイ・アニーリングオペレーションをサポートし、また、図１の一般的な加熱素子１０７に対応する加熱素子の例を示す。図２Ａを最初に参照するに、セルアレイ（フラッシュメモリセルアレイ若しくはＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−シリコン）アレイといったストレージセルアレイ、又は、複数のセルへの同時並行アクセスを可能にするために用いられる複数のワード線を有する任意の他のタイプの、使用により劣化した半導体アレイ）内のワード線（又は制御ゲート）１２１が、そのワード線１２１を通りアニーリング電流（ＩＡｎｎｅａｌ）が伝導可能となるよう電源供給回路（以下に説明するが図２Ａには図示せず）を設けることにより、加熱素子として用いられうる。一実施形態では、ワード線自体（通常、幅に亘って延在するポリシリコン又はポリサイドトレースで実現される）の固有抵抗１２４が加熱素子の抵抗を確立し、従って、十分なアニーリング電流がワード線を伝導されると、ワード線１２１の下の（又は近接する）基板１０３上又は内に配置される構造がアニーリング温度まで加熱され、それにより、復元をもたらすアニーリングオペレーションが行われる。或いは、１以上の抵抗素子（又は構造若しくは材料）をワード線又は他の加熱素子の伝導部又はセグメントと直列に追加して所望の抵抗を確立することもできる。図示する特定の例では、ワード線１２１が、フラッシュメモリセル又はＳＯＮＯＳメモリセルといった複数の不揮発性ストレージセル１２３を含む行の制御ゲートを形成する。各セルは電荷蓄積層１２７を有し、電荷蓄積層は制御ゲート絶縁体（電荷蓄積層の上方）とトンネル酸化物１２９（これも絶縁体）との間に挟まれ、トンネル酸化物は、電界効果トランジスタ（かかるトランジスタのソース、ドレイン、及びチャネルは図示しないが、通常、基板１０３内に形成される）のエンハンスメント又は空乏チャネル上に配置される。この構成配置により、アニーリング電流によってワード線の温度が十分なレベルにまで上昇されると、一連のプログラム／消去サイクルに亘ってインクリメント的に蓄積されたトンネル酸化物１２９内の、劣化をもたらす酸化物トラップ（トラップされたキャリア）がアニールアウトされ、それにより、プログラム／消去により誘起された退化が反転される（同様に、ＳＯＮＯＳアーキテクチャでは、電荷蓄積／トラップ層内のキャリア蓄積が放出されて、不揮発性セルは未使用の又は略未使用の状態に復元される）。
【０００９】
図２Ｂは、セルアレイ（ストレージセルアレイ、又は、複数のセルへの／からの同時データ転送を可能にするために用いられる複数のビット線を有する任意の他のタイプの、使用により劣化した半導体アレイ）内のビット線１４１が、そのビット線を電流が伝導可能となるよう電源供給回路（以下に説明するが図２Ｂには図示せず）を設けることにより、加熱素子として用いられうる。図２Ａのワード線に基づいた加熱素子と同様に、ビット線自体（通常、セルアレイの長さ又は長さの少なくとも一部に亘って延在する金属層トレースで実現される）の固有抵抗１４４が加熱素子の抵抗を確立し、従って、十分なアニーリング電流がビット線を伝導されると、ビット線１４１の下の（又は近接する）基板上又は内に配置される構造がアニーリング温度にまで加熱され、それにより、復元をもたらすアニーリングオペレーションが行われる。図示する特定の例では、ビット線１４１は、ワード線（ＷＬ０−ＷＬＮ−１）がビット線１４１を横断する方向においてセルアレイに亘って延在するＮＡＮＤフラッシュ構成配置（図示する実施形態では、チェーンの接地端におけるソース選択トランジスタ１４７（ｓｓ）と、フラッシュメモリセル１４５をビット線１４１に切り替え可能に結合させるドレイン選択トランジスタ１４９とを含む）におけるフラッシュメモリセルの１以上のチェーン１４２（１４５０−１４５Ｎ−１、Ｎは、かかるチェーンにおけるフラッシュメモリセルの数）に結合される。一般に、他のタイプのフラッシュメモリ（即ち、ＮＯＲフラッシュ）及び他のタイプのセルアレイにおけるビット線を同様に加熱素子として用いてよい。
【００１０】
図２Ｃは、別の加熱素子の実施形態を示し、ここでは、（ある時には加熱素子として用いられ、その他のある時には行のオペレーションを可能にする制御線、また、データ転送を可能にするデータ線としてそれぞれ用いられる兼用ビット線及びワード線とは対照的に）加熱目的専用で、使用により劣化した半導体コンポーネントのオンダイに又は近接に配置される金属の、多結晶の、又は他の伝導性の構造１７１である。この特定の例では、専用加熱素子１７１は、入力／出力駆動回路１７３（対応するロジックレベルデータ値ｔｘｄ０−ｔｘｄ（ｎ−１）に呼応してデータ信号ｄ０−ｄ（ｎ−１）を駆動するよう用いられ、また、接地と供給レイル１７６及び１７４との間に結合される）内で用いられるトランジスタに近接して配置されるので、その中でのアニーリングオペレーションを可能にして、ＭＯＳトランジスタにおける酸化物トラップにより時間の経過と共に生じる傾向のある望ましくない閾値電圧（ＶＴ）のミスマッチを補正する。
【００１１】
図２Ｃでは専用加熱素子１７１を示すが、機能目的に設けられている１以上の他の既存の導電線を、アニーリングオペレーション用の加熱素子として利用してもよい。より一般的には、図２Ａ乃至図２Ｃに加熱素子の具体的な例を示したが、このような加熱素子の組合せ及び／又は多数の他のタイプの伝導性素子を、アニールオペレーションの熱源として用いてよく、これには、Ｉ２Ｒ電力散逸以外の現象を介して発熱する構造が含まれる。
【００１２】
Ｂ．電源供給
１．電圧モード、電流モード
図３Ａ乃至図３Ｃは、アニーリング回路内又はアニーリング回路と共に設けられて加熱素子に電力を供給する電源供給回路の例を示す。図３Ａは、例えば、１以上のイネーブル信号（例えば、Ｅｎａｂｌｅ＿Ａｎｎｅａｌ）に呼応して１又は２つのスイッチ素子２０１、２０３（例えば、パスゲート又は他のトランジスタに基づいたスイッチ）を伝導状態に切り替えることにより加熱素子１０７の両端間に電位差（ＶＡ−ＶＢ）が生じる実施形態を示す。一実施形態では、例えば、ＶＡはアニーリング電圧源により確立され、ＶＢは接地基準ノードにより確立される。他の電圧ノード接続を用いてもよい。さらに、より具体的な実施形態では、２０乃至３０ボルトのオーダのアニーリング電位（ＶＡ−ＶＢ）を印加して所望のアニーリング電流（従って、所望のアニーリング温度）を形成しうる。他の実施形態では、より高い又はより低いアニーリング電位を用いてもよく、また、アニーリング電位は、実質的に任意のタイプのＤＣ−ＤＣコンバータ（例えば、電荷ポンプ、バックコンバータ等）を用いてオンチップで形成されても、又は、外部源から供給されてもよい。さらに、専用加熱素子を有するデバイスでは、少なくとも、２つのスイッチ素子のうちの1つのスイッチ素子が、スイッチ素子２０３を破線で示すように省略されてもよい。Ｅｎａｂｌｅ＿Ａｎｎｅａｌ信号は、一例では、アニールコントローラによってアサートされ、従って、アニールオペレーションのために選択された時間に応じてスイッチ素子がオンオフ切り替わることが可能となる。
【００１３】
図３Ｂは、定電流源（例えば、電流ミラー、電流レギュレータ、又は、他のデジタル若しくはアナログ制御される電流源）によって形成される電源供給回路の別の実施形態を示す。図示するように、電流源は、加熱素子１０７の両側にある回路２１５、２１７、又は、加熱素子の片側にある回路（従って、破線で示す素子２０３）によって形成されうる。さらに、スイッチ素子２０１、２０３（実装が可能であるならば単一のスイッチ素子でありうる）は、図３Ａを参照して説明したようにＥｎａｂｌｅ＿Ａｎｎｅａｌ信号又は各々のイネーブル信号によって制御される。
【００１４】
２．ＡＣ電源供給
図３Ｃは、電源供給回路の別の実施形態を示し、ここでは、電源供給回路は、交流電圧又は電流源２２５により形成されるので、交流電流を介して加熱素子１０７に電力を供給する。実際の電圧源及び／又は電流源は、任意の実施可能な方法でオンチップで生成されるか又は外部源により供給されうる。さらに、加熱素子１０７の遠端が接地している（即ち、スイッチ素子２０３が設けられる場合には、切替可能に接地される）ように示すが、代わりに、別のＤＣ又はＡＤ電位を加熱素子１０７の遠端に結合してもよい。
【００１５】
３．片側／両側電源供給
図４Ａ及び図４Ｂは、アニーリング回路内の加熱素子に電力を供給する例示的な構成配置を示す。より具体的には、図４Ａの実施形態（本願では、片側電源実施形態と呼ぶ）では、電流は、イネーブル信号（ＥＮ＿ＡＮＮＥＡＬ）のアサーションに呼応して加熱素子１０７の両端間を左から右に流れる。このイネーブル信号は、アクティブローのインスタンスではＰ−ＭＯＳトランジスタ２４１をオンにし、アクティブハイのインスタンスでは、Ｎ−ＭＯＳトランジスタ２４３を同時にオンにし、それにより、加熱素子１０７の両端間でアニーリング電位（ＶＡｎｎｅａｌ）を切替え可能に結合してアニーリング電流を生成する。図４Ｂの別の実施形態（本願では、両側電源実施形態と呼ぶ）では、２つの異なるアニール・イネーブル信号（ＥＮ＿ＡＮＮＥＡＬ＿Ｌ及びＥＮ＿ＡＮＮＥＡＬ＿Ｒ）が異なる時間にアサートされ、ＥＮ＿ＡＮＮＥＡＬ＿Ｌがアサートされる場合はトランジスタ２４１ａ及び２４３ａを流れる左から右への電流（ＩＡｎｎｅａｌ＿Ｌ）を可能にし、ＥＮ＿ＡＮＮＥＡＬ＿Ｒがアサートされる場合はトランジスタ２４１ｂ及び２４３ｂを流れる右から左への電流（ＩＡｎｎｅａｌ＿Ｒ）を可能にする。以下に具体的なフラッシュメモリの実施の文脈において説明するように、両側電源実施形態は、加熱素子の左側と左側との間でより高い電位に均衡させる（分散したＩＲ降下により加熱素子に沿って電圧勾配が発生する）ことでストレージに障害をもたらす影響（storage-disturb effect）を低減し、それにより、ストレージセルの列の任意の片側への、ストレージに障害をもたらす電位の印加を半減しうる。
【００１６】
Ｃ．加熱制御
上で簡単に説明したように、アニーリング温度は、アニールされる構造又は材料のタイプ、劣化した構造／材料に対する加熱素子の近接性、劣化した材料が示す劣化の度合い、及び、さらには可能な場合にはアニーリング回路自体の磨耗や、構造又は材料がアニールされた回数といった二次的な検討事項にも応じて変動しうる。従って、既知のアニーリング温度が望まれる実施形態においても、生成される温度及び／又は熱が発生する特定の場所に関してなんらかの制御があることが望ましい場合がある。
【００１７】
１．加熱素子の形状（幅変調、セグメンテーション）
既知のアニーリング温度が望まれ、既知のアニーリング電圧を有する抵抗加熱素子が用いられるべき実施形態では、所望の温度の生成は、一般に、アニーリング素子抵抗に応じ、その値自体は、加熱素子の長さに比例し、且つ、その長さに沿っての任意の点における加熱素子の幅に反比例する。従って、一実施形態では、図５Ａに示すように、所与の長さ（ＬＨＥ）を有する加熱素子２６５の全体の抵抗（ＲＨＥ）は、デバイス製造時に又は製造後のトリミングを介して、加熱素子の幅（ＷＨＥ）を変調することによって制御できる。ワード線といったポリシリコン加熱素子の場合、例えば、加熱素子の幅は、所望の抵抗（ＲＨＥはＬＨＥ／ＷＨＥに比例する）を確立するために加熱素子の長さに沿って均一に設定（又はトリミング）されうるか、又は、かかる幅は、局所化されたホットスポットと共に、加熱素子の平均抵抗をもたらすように変調されうる（長さに沿っての特定の関心位置において又は定期的な間隔でテーパリング又は変更されうる）。図５Ａの実施形態では、例えば、加熱素子の幅は、アニールされる構造／材料２６１上の又はそれに近接する領域において細くされ、それにより、加熱素子２６５の長さに沿って適宜に又は均等にではなく特定の場所において、デバイス内で所望のアニーリング温度を生じさせることが可能となる。
【００１８】
図５Ｂは、加熱素子内で所望の抵抗を確立する別の方法を示し、ここでは、ワード線又はビット線（又は、加熱機能ではない別の機能があることにより集積回路において連続的である傾向がある他の構造）といった連続的な構造のセグメンテーションにより所望の抵抗を確立する。図５Ｂに示すようなワード線を例としてとるに、ワード線は、アレイにおける完全な一列のセルに亘って延在する単一の連続ワード線ではなく、複数（Ｘ）個のワード線セグメント（ＷＬＳｅｇ０−ＷＬＳｅｇｘ−１）に分解され、各セグメントは、所望のワード線抵抗、従って、所望のアニーリング電流が伝導されると所望のレベルの電力散逸（発熱）を与える長さを有する。なお、従来のワード線構成配置とは対照的に、トランジスタスイッチ素子２９７が各ワード線セグメントの遠端（即ち、電源供給回路の一部として）に設けられ、それにより、ワード線セグメントを単に充電するのではなくかかるワード線セグメントを電流が流れることを可能にする。図５Ｂの実施形態を引き続き参照するに、各ワード線セグメントはインバータドライバ２９３に結合され、このドライバは、共有選択信号（Ｓｉ、「ｉ」は０とｎ−１との間の整数）が選択線２９４上でデアサートされる（この場合ではハイにされる）場合にワード線セグメントを接地させ、アニーリング電圧（又は他のオペレーションにおける読出し又は書込み電圧。これらの読出し及び／又は書込み電圧は、アニーリング電圧と同じでありうる）をワード線セグメントの片側に（選択信号（Ｓｉ）及びアニール・イネーブル信号（ＥｎＡ）の各々によって制御されるＰ−ＭＯＳトランジスタを介して）結合させ、ワード線セグメントのもう片側を（トランジスタ２９７を介して）接地させ、それにより、ワード線セグメントを通るセグメントアニーリング電流（ＩＳｅｇＡｎｎｅａｌ）を確立し、従って、ワード線に近接する構造／材料（この例では、不揮発性ストレージセル１２３）用のアニーリング熱源を確立する。なお、トランジスタ２９７は、例えば、読出し又は書込みオペレーション後にワード線をより高速の放電させるために他のオペレーション時にも用いてもよい。さらに、図示していないスナップバック保護回路又は他の回路コンポーネントを、図５Ｂのワード線ドライバ回路及び本願における他のワード線ドライバ内に含めてもよい。
【００１９】
２．温度制御
上に簡単に説明したように、アニーリング回路内又はアニーリング回路の一部としてなんらかの温度制御手段を設けて、例えば、アニーリングオペレーションが劣化を反転するのに部分的に又は全体的に効果がないことを判定した際に温度を調整することを可能にする、又は、異なるタイプのアニーリングオペレーションにおいて異なる温度を用いることを可能にすることが好適である。例えば、データ保持アニールオペレーション（以下に説明する）時には、消去及びアニールオペレーション（これも以下に説明する）といった非保持アニールオペレーションにおけるよりも低いアニーリング温度を適用することが好適でありうる。さらに、単一温度アニールの場合であっても、アニーリング温度が高くなりすぎない（高くなりすぎるとデバイスが故障する）又は低すぎない（低すぎると部分的に又は全体的に効果のないアニールとなる）ことを確実にする閉ループの制御を提供することが好適でありうる。従って、様々な実施形態において、設定点温度を与える方法、加熱素子により生成される熱量を動的に調整する方法、及び／又は、熱又はそれを示すものを測定する方法を、アニーリング回路内に又はその一部として設けてもよい。
【００２０】
ａ．パルス幅変調型温度制御（閉ループ対開ループ、可変設定点対１回限りにプログラムされた又は配線による設定点）
図６Ａは、（例えば、オンチップレジスタ若しくはコンフィグレーション回路から又は外部源から）温度設定点信号（ＴＳｅｔｐｏｉｎｔ）を任意選択的に受信し、イネーブル信号（ＥｎＡ）のデューティサイクルを変調して加熱素子１０７に供給される電力量、従って、アニーリング温度を制御するアニールコントローラ２９０の一実施形態を示す。従って、本実施形態では、イネーブル信号自体が、図１のより一般的な実施形態における温度制御信号（ＴＣｎｔｒｌ）に対応する。図６Ａを引き続き参照するに、温度センサ３０５（例えば、サーモカップル原理、又は、加熱素子の温度若しくはアニールされる材料／構造に流れる熱エネルギー量を直接的に又は間接的に測定する任意の他の方法に基づくもの）を任意選択的に設けて、温度の指示（例えば、測定された温度の信号（ＴＭｅａｓ））をアニールコントローラ２９０にフィードバックし、それにより、閉ループの温度制御を可能にする。開ループの実施形態（即ち、温度センサがないか又はフィードバックループが無効にされる）をまず検討するに、アニールコントローラ２９０は、デジタル又はアナログ設定点値に応じてイネーブル信号のデューティサイクルを変調するパルス幅変調回路を含んでもよく、これにより、加熱素子に異なるレベルのアニーリングエネルギーを供給することができ、従って、アニーリング温度が制御される。具体的には、ＥｎＡがアサートされる（即ち、／ＥｎＡはロジックローレベルにあるようにハイである）場合、トランジスタ２９５及び２９７がオンに切替えられ、従って、アニーリング電流の伝導が可能となる。ＥｎＡがデアサートされる場合、トランジスタ２９５及び２９７はオフに切替えられ（即ち、実質的に非伝導状態に切替えられ）、アニーリング電流が中断される。従って、ＥｎＡ信号を低い又は高いデューティサイクル（即ち、換言すれば、狭い又は広いパルス幅）で駆動することにより、異なる量のエネルギーが加熱素子１０７に供給されて、異なるアニーリング温度が実現されうる。閉ループの実施形態では、ＴＳｅｔｐｏｉｎｔ値（この値は、ハードコード化されたか又は１回限りにプログラムされた設定点値であってよい）からＴＭｅａｓ信号（又はそのデジタルバージョン）を減算することによりアニールコントローラ２９０内でエラー信号が生成されうる。このエラー信号は、イネーブル信号のデューティサイクル変調（即ち、パルス幅変調）を制御するために用いられ、測定された温度が設定点に達しない場合はイネーブル信号のデューティサイクルをインクリメント的に又はエラーに比例して増加し、また、測定された温度が設定点値を超える場合はイネーブル信号のデューティサイクルをインクリメント的に又はエラーに比例して減少する。
【００２１】
ｂ．電流変調型温度制御（閉ループ対開ループ、可変設定点対１回限りにプログラムされた又は配線による設定点）
図６Ｂは、別の温度制御構成配置を示し、この構成配置では、アニールコントローラ３１０が温度制御信号（ＴＣｎｔｒｌ）を出力して電流源３０７（又は電圧源）を調整し、従って、アニールオペレーション時（例えば、イネーブル信号（ＥｎＡ）がトランジスタ２９５、２９７をオンに切替えるべくアサートされ、それにより、アニールオペレーションを有効にする場合）に加熱素子１０７内を流れるアニーリング電流を直接増加又は減少させる。温度制御信号は、アナログ信号（例えば、１以上のバイアス電圧）であっても、又は、例えば、各電流シンク又はソーシングトランジスタ(これらは、所望の粒度を有する電流制御、及び／又は、線形性若しくは非線形性を与えるべく、例えば、２進重み付け、サーモメータコード化されうる）をオンに切替えるための各ビットを有するデジタル信号であってもよい。図６Ａの実施形態におけるように、温度センサ３０５は省略されてもよく、アニールコントローラ３１０は、温度設定点入力（ＴＳｅｔｐｏｉｎｔ）に呼応して開ループ方式で機能することが可能にされる。さらに、温度センサ３０５と閉ループ制御回路が設けられる場合、温度設定点は、（例えば、オンチップレジスタ若しくはコンフィグレーション回路から又はオフチップ源からの）入力であるか、又は、アニールコントローラ３１０（又はアニーリング回路の他の部分）内でハードコード化されるか若しくは１回限りにプログラムされたものであってもよい。
【００２２】
ＩＩＩ．アニーリングオペレーション
上述したアニーリング回路の様々な実施形態において、アニールコントローラは、例えば、イネーブル信号を加熱回路に向けて出力することにより、アニーリングオペレーションを開始する。アニールをいつ行うか、特に、アニールされる構造が大量にあるシステム（例えば、多くの何百ものアニールされるセルを含みうるセルアレイ）では、デバイス全体のアニールオペレーションをどのように実行するか、また、アニールされる材料／構造において幾つかの状態（例えば、記憶されたデータ）を保存するようにアニールを行うべきか否かを判定する別の手法は様々にある。
【００２３】
Ａ．アニールのトリガリング
アニールオペレーションを開始する又はトリガするときを判定するために採用しうる２つの広い技術分類には、アニールを行う時間がデバイスの起動時に固定される決定論的手法と、アニールオペレーションが、時間の経過以外の特定条件の検出に応答して開始されるイベント駆動的手法がある。これらの広い分類では、アニールが開始されるべきであるか否かを判定する回路が集積回路デバイス内に配置されてよく、この集積回路デバイス内でアニールが行われる（自己制御型アニール）。又は、判定回路は、外部デバイス内に配置されても（外部制御型アニール）、或いは、その両方に配置されてもよい。
【００２４】
１．決定論的にトリガされるアニール
一実施形態では、アニーリングオペレーションは、デバイスが起動される毎に決定論的に行われる。この起動アニールは、完全に電源が入っていない状態からの始動（アニールされるべき集積回路デバイスを含むシステムが最初に始動されるとき）、又は、選択された回路コンポーネントが電力節約のために電源が入れられていない１以上の低電力オペレーションモード（例えば、スリープモード、スタンドバイモード等）からの始動に限定されてもよい。別の実施形態では、アニーリングオペレーションは、或いは又は追加的に、最近のアニールオペレーションから所定の時間が経過したことが判定されて、周期的に行われてもよい。このような実施形態では、（例えば、図１のアニールコントローラ１０５内に）カウンタを設けて閾値総数に到達するまで発生したクロックサイクルを計数するか、又は、経過時間を判定する他の方法を採用してもよい。
【００２５】
２．イベントによりトリガされるアニール
イベントによりトリガされるアニールを採用する実施形態は、次のことを判定したことに呼応してアニールを行う実施形態を含む。即ち、
・アニールオペレーションと同時に行われうる他のオペレーションが実行されるべきであること（機会に応じたアニール）
・最後のアニールオペレーションから劣化を誘起するオペレーションが閾値回数分行われたこと（磨耗に基づいたアニール）
・閾値レベル又は閾値率のエラーが発生していること（エラーによりトリガされるアニール）
・故障又は略故障の状態が発生すること（性能によりトリガされるアニール）
【００２６】
機会に応じたアニールオペレーションは、アニールオペレーションの同時の又は少なくとも並行の（少なくとも部分的に時間において重なる）実行と適合性のある他のタイプのオペレーションが実行されるべきであることを検出したことに呼応して実行されうる。例えば、フラッシュメモリデバイス又はＳＯＮＯＳメモリデバイスにおける消去オペレーション（例えば、ブロック消去）は、通常、数百又はさらには数千のマイクロ秒を必要とし、また、基板又は本体の電圧を電荷蓄積層（フローティングゲート、窒化層等）から基板への電荷の逆方向トンネリングをもたらす電位まで上げることが含まれる。このオペレーションと同時に、アニーリング電流がワード線、ビット線、及び／又は、他の加熱素子内を伝導してアニーリングオペレーションが実行され、それにより、消去オペレーション下でのアニーリングオペレーションに必要なオーバヘッドが隠される。アニールオペレーションを完了するために必要な時間が、並列（並行）オペレーションを実行するために必要な時間より大きい場合、アニールオペレーションを複数の段階的なアニールオペレーションに分解してよく、任意の数の段階的なアニールオペレーションは、機会に応じて（即ち、他のアニールを隠すオペレーションが行われる場合）又は他の理由により必要となる（例えば、アニールされた回路を通常の使用可能状態に復元するために必要となる）場合に実行しうる。複数の区分的なアニールオペレーションは、連続的に行われるか、又は、1以上の介在オペレーションによって分けられた時間に行われてもよい。他のタイプの機会に応じたアニールオペレーションは、アニールオペレーションにおいて適用されるリソース及びバイアス電圧／電流が、並行して実行されるオペレーションと干渉しない場合にいつでも実行されうる。さらに、アニールオペレーションは、使用により劣化した構造を通常の使用可能状態に復元する前に特定のオペレーションの後に実行されてもよい。例えば、アニールオペレーションは、消去されたブロックを使用可能状態に復元する前後で、不揮発性メモリにおける各ブロック消去サイクルの後に実行されてもよい。
【００２７】
磨耗に基づいたアニールオペレーションは、最後のアニール以降に劣化を誘起させるオペレーションが閾値回数分行われたことを判定したことに呼応して行われうる。フローティングゲート（ＦＧ）又はＳＯＮＯＳ又はＴＡＮＯＳといったメモリセル技術を用いるフラッシュメモリデバイス（又はシステム）では、例えば、個別のストレージセル、又は、ストレージセルのグループ、ブロック、若しくはクラスタで行われたプログラミングオペレーション（例えば、プログラム／消去サイクル）の総数を（例えば、オペレーションカウンタによって）追跡して、これらのセルにおいて予測される磨耗レベルを判定しうる。プログラミングオペレーションが閾値回数分行われると（例えば、比較器回路においてオペレーションカウンタ出力を閾値と比較することにより判定される）、アニールオペレーションが開始されうる（例えば、比較器回路からのアニールオペレーションが必要であることを示す信号に呼応してアニールをスケジューリングする又は開始する）。同様の構成配置を用いて、他の磨耗により誘起されるオペレーションを追跡して、アニールオペレーションをトリガしてもよい。さらに、別個のオペレーションカウンタを、ひとまとまりでアニールされるメモリセルの複数のセットの各々に対して維持してもよい（例えば、１つのストレージブロックあたりのオペレーションカウンタ。このブロック全体は、1つのアニールオペレーションにおいて又は一組のアニールオペレーションが連続して行われてアニールされる）。
【００２８】
エラーによりトリガされるアニールオペレーションを実行する実施形態は、一般に、エラーを検出し、エラーの量又はエラーの率が所定の又はプログラムされた閾値（このようなアニールをトリガするための閾値は全てアニール制御デバイス内で予め決定されるか又はプログラムされうる）に到達したことを判定したことに呼応して１以上のアニールオペレーションが必要であることを信号で伝える回路を含む。例えば、一実施形態では、エラー検出回路（即ち、エラーを検出し、大きいフェイルカウントを有するメモリセクション又はページにフラグを立てる回路）が設けられて、メモリから取出しされたデータ値にエラーが存在することを判定し（このようなエラーは、存在する場合には、データ値を適切に書込む又は読出すことができなかったか、及び／又は、データ値を保持することができなかったことを示す）、そのエラーの検出を、経過時間に応じて（エラー率）及び／又はそのようなオペレーションが行われた割合（エラー量）として計数する。余談であるが、フラッシュメモリセルのプログラミングは、多数の短いプログラムステップで繰り返し行われ、その後にメモリセルの状態をベリファイする読出しオペレーションが続く。メモリセルをプログラムするためにより多くのプログラミングステップが必要となる場合、メモリセルは磨耗し始めていることが暗示される。エラー率又はエラーの割合が、プログラムされた又は予め決められた許容閾値を超える場合、アニールオペレーションが実行されうる又はスケジューリングされうる。そのようなエラー検出回路の例としては、パリティビット、チェックサム値、巡回冗長チェック値、及び／又は、エラー訂正符号（ＥＣＣ）値を評価して、データエラーの存在を判定する回路が挙げられる。他のタイプのエラー検出回路としては、既知のデータをテストデータと比較してエラー率及び／又はエラー量を判定する回路（例えば、ループバック試験回路）が挙げられる。
【００２９】
性能によりトリガされるアニールオペレーションを実行する実施形態は、故障又は略故障を検出し、それに応じてアニールオペレーションをスケジューリングする／実行する回路を含む。例えば、フラッシュメモリデバイス内にモニタリング回路を設けて、所与のストレージセル又はストレージセルのグループをプログラムするために必要なプログラム／ベリファイサイクル（即ち、プログラムステップ）の回数が、所定の又はプログラムされた閾値を超える、又は、ステップが所定の割合若しくは数で増加する場合を判定し（閾値を越えるとアニールオペレーションがトリガされる又はアニールがスケジューリングされる）、及び／又は、（特定数のプログラム／ベリファイサイクル後にはベリファイすることができなくなる）プログラム故障が、アニールオペレーションを自動的にトリガしうる。アニールが必要となる場合を判定する別の手法は、メモリ書込みに伴うＶｔ分布の変化を追跡し、特定の閾値を通過した場合に長めのアニールをトリガすることである。この特定の手法は、特に、ＳＯＮＯＳ又はＴＡＮＯＳメモリセルに有用である。より一般的には、性能の劣化（例えば、進行的に悪化するＶＴミスマッチによる並列伝送された信号における振幅のミスマッチ）を判定可能な任意のタイプの回路を設けて、アニールオペレーションをトリガしてもよい。
【００３０】
３．トリガ源（自動トリガ型アニール対外部トリガ型アニール）
決定論的、イベント駆動的、又は両方であるトリガリング回路（なお、上述したトリガリング実施形態の任意の組合せを採用してよい）は、アニーリング回路を含む集積回路デバイス（「アニール・イネーブルされたＩＣ」）内に、及び／又は、アニール・イネーブルされたＩＣにアニーリングコマンドを発行するホストデバイス上に設けられてよい。例えば、自動トリガ型の実施形態では、図１、図６Ａ、及び図６Ｂと、以下に図７を参照して説明した／するオンダイ・アニール制御コントローラ１０５、２９０、３１０が、上述した決定論的なアニールオペレーション及びイベント駆動的なアニールオペレーションのいずれか又は全部を開始する回路を含んでよい。或いは（又は追加的に）、外部トリガ型の実施形態では、フラッシュメモリコントローラ、プロセッシングユニット、特殊用途向け集積回路（ＡＳＩＣ）等のホストデバイスが、上述した決定論的なアニールオペレーション及びイベント駆動的なアニールオペレーションのいずれか又は全部を開始する回路を含んでよい。外部トリガ型の場合、ホストデバイスは、デバイス全体のアニールオペレーションをトリガする大域アニールコマンドを発行する（又は、アニールされるべきデバイスの領域は具体的に示さないコマンドを少なくとも発行する）か、又は、アニール・イネーブルされたＩＣ内でアニールされるべき特定の領域又は回路を指定するターゲットアニールコマンドを発行しうる。例えば、ホストデバイスは、アニールオペレーションが行われるべきストレージアレイの列や他の領域を指定するアドレス値と共にアニールコマンドを発行してもよい。或いは、（例えば、行アドレスを含むための）アドレスカウンタをアニールＩＣ上に維持して各大域アニールコマンドの後にインクリメントされうる。
【００３１】
図８は、１以上のアニール・イネーブルされたＩＣ３７１１−３７１ｎと外部コントローラ３７５を含むシステムの実施形態を示す。このようなシステムの例には、オンダイコントローラ（その中にアニールコントローラが配置されうる）をそれぞれ有する１以上のフラッシュ、ＳＯＮＯＳ又は他の不揮発性メモリデバイス（例えば、アニール・イネーブルされたＩＣ３７１）と、信号伝達インターフェイス３７０を介してかかる不揮発性メモリデバイスに結合される外部コントローラとにより形成される不揮発性メモリシステムが挙げられる。図８では、メモリアクセスインターフェイスは、アニールコマンド（ＡｎＣｍｄ）、プログラミング／コンフィグレーションコマンド、及び／又は他のコマンドを外部コントローラ３７５からアニール・イネーブルされたＩＣ３７１に伝達するコマンドパス３７２（又はリクエストパス若しくは命令パス）と、データが外部コントローラ３７５とアニール・イネーブルされたＩＣ３７１との間を転送できるようにするデータ／ステータスパス３７４を示すべく一般化されている。データ／ステータスパス３７４はさらに、アニール・イネーブルされたＩＣ３７１から外部コントローラ３７５に、アニールオペレーションを開始する／スケジューリングする（即ち、アニールコマンドを発行する）か否かを判定するために用いられる情報を含むステータス情報を伝達するために用いられうる。なお、別の実施形態では、より多くの又はより少ない数の別個の信号伝達パスを有する他のタイプの信号伝達インターフェイスを用いて、外部コントローラ３７５とアニール・イネーブルされたＩＣ３７１との間で情報を伝達してもよい。
【００３２】
図８の特定の実施形態では、アニールオペレーションは、例えば、次に限定しないが、リセット（３８１）、（例えば、最後のアニールから）経過した時間が閾値より大きいこと（３８３）、コンフリクトしないオペレーションの実行又は実行のスケジューリング（例えば、フラッシュメモリデバイス内の消去オペレーション下のアニールを隠す）（３８５）、劣化を引き起こすオペレーションの数（Ｏｐ Ｃｎｔ）が閾値より大きいこと（例えば、フラッシュメモリデバイス内のプログラム／消去オペレーションの総数が所定の又はプログラムされた閾値を超える）（３８７）、閾値よりビットエラー率が大きいこと（３８９）、プログラム電圧（プログラミングオペレーションを完了させるために不揮発性メモリデバイス内の連続プログラム／ベリファイサイクルにおいてインクリメント的に増加しうる値）が閾値を越えて増加したこと（３９１）、閾値より大きいプログラム／ベリファイサイクル総数（即ち、所望レベルのデバイスプログラミングを達成するために必要とされるプログラム／ベリファイオペレーションの総数）（３９３）、又はプログラムオペレーションの失敗（３９５）の検出によって行われる。別の実施形態では、アニールを実行させるより多くの又はより少ない数のトリガがあってもよい。さらに、図示するように、様々なトリガリングイベント（及び／又は経過時間）を追跡する回路３７７、３７９を外部コントローラ３７５及び／又は1つ以上のアニール・イネーブルされたＩＣ３７１内に設けてもよい。
【００３３】
４．スケジューリングされるアニール
上述したアニールオペレーションは、どのようにトリガされるとしても、オンデマンド形式又はスケジューリング形式で行われうることに留意されたい。不揮発性メモリデバイス（例えば、フラッシュ又はＳＯＮＯＳメモリデバイス）の例に従って、オンデマンド・アニールでは、アニールオペレーションは、アニールが必要であるとマーク付けされた不揮発性ストレージブロック（又は他の回路領域）の数を追跡し、閾値に到達したことを判定した後に１以上のアニールオペレーションを実行することにより行われうる。余談であるが、ストレージブロックは、ＮＡＮＤフラッシュメモリデバイスにおける不良ブロックのマーク付けに類似する様態でアニールのためにマーク付けされうる。つまり、オンチップ又はオフチップステートマシーン又はプロセッシング回路によって実行されるメモリ管理ソフトウェアが、ブロック（又はページ）を使用する前にそのブロック（又はページ）のステータスを確認して、かかるブロックが不良としてマーク付けされているか及び／又はアニーリングを必要としているか否かを判定し、次に、ステータスメモリ又はレジスタ内にブロックに対応するステータス情報を記録することによってブロックを適宜マーク付けしうる。
【００３４】
オンデマンド・アニール（即ち、閾値に到達したことを判定した後にアニールオペレーションを実行すること）の代案として、アニールオペレーションは、後の時間にスケジューリングされてもよい。例えば、一実施形態では、閾値（例えば、アニールが必要であるとしてマーク付けされたブロック数の閾値）に到達したことを判定した後、アニールオペレーションは、メモリが非アクティブである期間、又は、リソースが利用可能である若しくは十分に活用されていない期間に実行されるようスケジューリングされる。
【００３５】
Ｂ．プログラムされたアニールパラメータ
図７は、アニール・イネーブルされたＩＣ内に任意選択的に設けられ、また、ホストコマンドに応じてプログラムされて（又は、例えば、デバイス製造時に１回限りにプログラムされて）、アニールオペレーションのトリガリング及び実行に関して柔軟性のある制御を与えるモードレジスタ３５０（又はコンフィグレーション回路）の一実施形態を示す。図示する特定の実施形態では、レジスタ３５０は、制御フィールド（Ｃｎｔｒｌ）、電力モードフィールド（ＰｗｒＭｏｄｅ）、実行フィールド（Ｅｘｅｃ）、データフィールド（Ｄａｔａ）、トリガフィールド（Ｔｒｉｇｇｅｒ）、及び設定点フィールド（ＴＳｅｔｐｏｉｎｔ）を含む。別の実施形態では、より多くの又はより少ない数のフィールドを（例えば、他の制御アスペクトを与えるべく）設けても、及び／又は、任意の又は全てのフィールドがアニーリングＩＣの複数の別個のレジスタ内に配置されてもよい。
【００３６】
一実施形態では、制御フィールドは、上述したようなアニーリングオペレーションの自動制御モードとホスト制御モードとの選択を可能にする（即ち、デバイスが、自動でアニールオペレーションをトリガするか、又は、ホストデバイスからのコマンドに呼応してアニールオペレーションをトリガする）。電力モードフィールドは、アニールオペレーションを、アニール・イネーブルされたＩＣが外部源から給電されるとき（例えば、アニール・イネーブルされたＩＣを含むモバイルデバイスが壁のコンセントやドッキングステーションに差し込まれるか、又は電池により給電されるとき）のみに限定するか、又は、アニールオペレーションを常時可能とするかの制御を与える。別の実施形態では、複数の追加の電力節約モードレベルを区別するためにより細かい粒度が与えられてもよい。実行フィールドは、複数の別個にアニール可能な領域を有するデバイス内でアニーリングオペレーションが実行される方法を制御するために用いられる。例えば、フラッシュメモリデバイスでは、各ワード線（又は、ワード線セグメントの集まり）が、デバイスの別個にアニール可能な領域を画定しうる。このような実施形態では、実行フィールドがシングルオペレーションアニール（Ｓｉｎｇｌｅ−Ｏｐ）を示す場合、全てのワード線が同時に加熱されてアニールオペレーションが行われる。反対に、段階的アニールが選択される場合（例えば、Ｅｘｅｃ＝０）、一連のアニールステップにおいて１回につき１つの領域がアニールされうる（例えば、1つのワード線の後に別のワード線が選択されて加熱されて、段階形式でアニールオペレーションが実行される）。別の実施形態では、アニール可能な領域（例えば、同時に加熱された場合に過度温度状況となることを避けるべく互いから十分に離間される領域、又は、領域の加熱がより高電力効率となるように十分に近くにある領域）のグループが、同時のアニールのために選択されうる。さらに、２以上のビットを含むよう実行フィールドを拡張することで、多数の同時に選択された加熱素子をより細かく制御することができる。
【００３７】
データフィールドは、アニールオペレーションが、データを保持するような方法（以下に説明するような特別なバイアシング考慮事項が該当しうる）で行われるか、又は、非データ保持アニールであることを示す。一部の場合では、この選択は、状況が許す場合に、アニール速度とデータ損失の回避との折衷案でありうる。
【００３８】
トリガフィールドは、様々な決定論的にトリガされるアニールオペレーションか、イベントによりトリガされるアニールオペレーションかの選択を可能にする（そして、全部のアニールオペレーションを無効にする（Ｔｒｉｇｇｅｒ＝１１１））値を含む。図示する特定の実施形態では、トリガフィールドは、３ビットを含むので、８つのトリガリングモードのうちの１つを選択できる。別の実施形態では、追加のビットを設けて、様々なトリガリングモードから独立して選択することを可能にしうる。
【００３９】
設定点フィールド（ＴＳｅｔｐｏｉｎｔ）は、温度設定点の指定を可能にする。異なるアニーリング温度間の交互の選択が望まれる別の実施形態では、複数の温度設定点フィールドが設けられうる。
【００４０】
レジスタ３５０（又は、関連付けられたレジスタ若しくはコンフィグレーション回路）内には、多数の追加の制御値を記録してもよいことに留意されたい。多数の追加の制御値には、次に限定しないが、上述したトリガリング閾値のいずれも含まれる。或いは、任意の又は全ての上述したアニール制御パラメータが、ホストデバイスから受信されるアニールコマンド内に含まれる又はそれと関連付けられる制御フィールドによって示されてもよい。
【００４１】
Ｃ．アニール時のデータ保持
上述したアニール回路実施形態のうちの幾つかの実施形態では、ランタイムオペレーション時に加熱素子の両端間に印加される電圧は、アニールされた構造の状態に所望しない影響を与えてしまうことがある。例えば、不揮発性ストレージアレイ内のワード線（又は制御ゲート）が加熱素子として用いられる場合、アニール電圧はアレイのワード線ドライバ側に現れ、十分に高い場合には、下にある不揮発性ストレージ素子に所望しないプログラミングをしてしまいうる（電荷蓄積層に電荷を引き寄せてしまいうる）。一実施形態では、この所望しないプログラミングは、バルク基板（即ち、アニールされた構造がその中に形成される任意のウェルを含むバルク）を、不揮発性ストレージセル用のゲート−バルク電圧をセルプログラミングングに必要な電位よりも下の電位にまで下げる電位にバイアスすることにより回避される。図９Ａを参照するに、例えば、一実施形態では、バルク３９６は、ワード線１２１の両端に印加される電圧間の実質的に中心の電圧に帯電され（即ち、ＶＢＵＬＫはＶＡとＶＢとの中間に、即ち、ＶＢＵＬＫ＝（ＶＡ＋ＶＢ）／２に設定される）、従って、正のゲート−バルク電圧（ＶＧＢ）を半分にする。この電圧は、半分にされなければ、不揮発性ストレージセル１２３Ａ（本願では、ワード線ドライバ（図示せず）に近接することにより近側ストレージセルと呼ぶ）の両端間に印加されうる。なお、バルクをＶＡ電位（ＶＡはＶＢよりも正であることを前提とする）に帯電させることはオプションでもあり、また、完全に消去されたストレージセルの列においてプログラミングが生じないが、不揮発性ストレージセル１２３Ｂ（遠側ストレージセル）においてワード線の端が接地されることによって、ＶＡとＶＢとの差と大きさにおいて等しい負の電圧が、不揮発性ストレージセル１２３Ｂの両端間に現れることを確実にするように行われうる。従って、アニールオペレーション時にバルクを（ＶＡ＋ＶＢ）／２にバイアスすることにより、均衡が達成され、セル１２３Ａ及び１２３Ｂ間の正及び負の電位の振幅を（ＶＡ＋ＶＢ）／２に設定される。これは、バルクがＶＡ又はＶＢにバイアスされた場合にどちらかのストレージセルの両端間に印加されうる最悪の場合の電位の半分である。説明の便宜上、ＶＡ及びＶＢ電位はそれぞれ２０ボルトと接地であり、バルクは１０ボルトにバイアスされて、１０ボルトより正の又は負の電圧がストレージセル１２３の両端間に印加されないことを確実にし、それにより、１０ボルトより実質的に大きい電位を必要とするプログラム及び消去オペレーションが不注意に発生しないことを保証する。従って、不揮発性ストレージセル１２３内に記憶されるデータは、アニールオペレーション時にも影響を受けないままであるので、ランタイム・アニールオペレーションが有効データを含むメモリの領域において行われることを可能にする。
【００４２】
図９Ｂは、ＮＡＮＤ型フラッシュメモリデバイスの文脈において上述したバルクプログラミング構成配置を示す斜視図であって、各ワード線ＷＬ０−ＷＬ３１に結合される例示的な不揮発性ストレージセルチェーン（別の実施形態ではセルチェーンあたりにより多くの又はより少ない数のワード線があってもよい）と、ソース選択トランジスタ及びドレイン選択トランジスタを制御するための選択ソース線（ＳＳＬ）及び選択ドレイン線（ＳＤＬ）とを示す。図示するように、バルク電圧は、ゲート−バルク電圧（ＶＧＢ）が印加されたアニール電圧（ＶＷＬ＿ＡＮＮＥＡＬ）と接地との中間となるように選択される、又は、より一般的には、各不揮発性セルの両端間のゲート−バルク電圧が、セルプログラム電圧（ＶＰＧＭ）とセル消去電圧（ＶＥＲＡＳＥ）の両方より大きさにおいて実質的に低いように選択される。
【００４３】
図９Ｃは、アニールオペレーション時にワード線（又は他の加熱素子）のどちらかの端に印加されるＶＡ電位とＶＢ電位との中間にバルク電圧を確立するバルクバイアス回路の実施形態を示す。図示するように、抵抗素子３９７ａ及び３９７ｂは、オンチップ又はオフチップで且つアクティブ及び／又はパッシブコンポーネント又はアクティブ及びパッシブコンポーネントの任意の組合せによって実装されてよく、また、抵抗分割構成で結合されてスイッチノード３９８においてＶＡ＋ＶＢ／２を確立する（即ち、素子３９７ａ及び３９７ｂは抵抗が等しいと仮定する）。この構成配置によって、アニールオペレーションがトリガされると（即ち、イネーブル信号Ｅｎ＿Ａｎｎｅａｌがアサートされると）、スイッチ素子３９８（即ち、トランジスタスイッチ若しくはパスゲート、又は任意の他のスイッチ構造）が伝導状態に切替えられて、所望の中間点バイアス電圧（（ＶＡ＋ＶＢ）／２）をバルク３９６に印加する。なお、上記では、素子３９７ａ及び３９８ｂは抵抗が等しいと仮定しているが、このような素子の抵抗値は、デバイスプログラミング電圧又は消去電圧のいずれかに対する許容範囲を増加するために等しくなくともよい。さらに、素子３９７ａ及び／又は３９７ｂの抵抗値は、（例えば、製造時の又はランタイムのレジスタプログラミング、或いは１回限りのプログラミングオペレーションを介して）プログラム的に調整されて所望の分圧器比を確立しうる。より一般的に、バルクバイアス回路は、図示した抵抗−分割手法に限定されない。別の実施形態では、所望のバルクバイアス電圧を生成する任意の回路を用いてよい。
【００４４】
さらに、アニールオペレーション時のデータ損失を緩和する他の手法には、低い印加電圧で所望のアニーリング温度に到達できるように集積回路を構成することが含まれる。例えば、フラッシュメモリチップ（又は他のアニール・イネーブルされた集積回路デバイス）をシリコン・オン・インシュレータ（ＳＯＩ）基板上に構成して、制御ゲートを介する適度な電流でアニールする能力を向上しうる。
【００４５】
Ｄ．アニールオペレーションの効率の確認−ポストアニール全般
アニールオペレーションが行われた後、幾つかの技術を用いて、アニーリングプロセスが成功したか否かを判定しうる。一実施形態では、例えば、アニールされた回路は、通常の使用可能状態に復元され、それにより、他のフェイル／エラー検出機構がその正常動作を保証することができる。例えば、フラッシュメモリデバイスでは、アニールされたブロックは、正常とマーク付けされて、使用可能状態に戻されうる。そのブロックが後のプログラミングで失敗する（又は、ビットエラー又は他の故障を示す）場合、かかるブロックは不良とマーク付けされることが可能であり、また、更なるアニールのための候補としてマーク付けされうる。別個のフラグ（又はカウンタ）を設けて、ブロックが以前にアニールされたことが（又は、全体で又は最後の故障検出から何回のアニールオペレーションが行われたかが）示されうる。こうすれば、ブロックがアニールの後（又は、アニールオペレーションが閾値回数分行われた後）にフェイルすると、かかるブロックは永久的に不良とマーク付けされて、更なるアニールの試みが阻止されうる。なお、この点について、アニールオペレーションは、（例えば、ビットエラー又は他の欠点によって）不良としてマーク付けされたブロックに全般的に行われ、ブロックが修復されるべきかどうかが判定されうる。或いは、アニールオペレーションは、特定のブロックでは省略されてもよく（例えば、ランタイム時にマーク付けされたのではなく工場において不良とマーク付けされたブロック、別個の情報フィールドを設けて、この区別を可能にしうる）、というのは、このような判定はより規模の大きい試験の結果によるものだからである。その一方で、アニールは、「不良」のブロック又はページを修復する試みとして工場での試験の後に用いてもよい。
【００４６】
ＩＶ．特定のアニール回路実施形態の例
図１０、図１１Ａ、及び図１１Ｂは、図１乃至図９の原理及び実施形態に従うアニーリング回路の特定の実施形態を示す。より具体的には、図１０の実施形態では、ワード線１２１は、ワード線ドライバ４０１を介してアクセスされ、また、不揮発性ストレージセル１２３（例えば、フラッシュメモリセル又はＳＯＮＯＳメモリセル）内の損傷した絶縁体をアニールする加熱素子として用いられる。ワード線ドライバ４０１は、Ｍビットアドレス（Ａｄｄｒ）に呼応して２Ｍ−１個のワード線選択信号のうちの１つの信号４０４（図１０にはそのうちの１つの信号しか図示しない）をアサートし（即ち、本例では低くし）、それにより、ワード線ドライバトランジスタ４０５をオンにし、ワード線放電トランジスタ４０６をオフにするデコーダ４０３を含む。このオペレーションにより、オペレーション選択信号４１２（即ち、アニールオペレーション、書込みオペレーション、又は読出しオペレーションが行われるかに応じて個別にアサートされるＥＮ＿ＡＮＮＥＡＬ、ＥＮ＿ＷＲＩＴＥ、ＥＮ＿ＲＥＡＤ）に呼応して電源スイッチ４１１により選択される電圧（ＶＷＬ＿ＡＮＮＥＡＬ、ＶＷＬ＿ＷＲ、又はＶＷＬ＿ＲＤ）が、トランジスタ４０５を介してワード線１２１に印加され、選択されたオペレーションが可能にされる。具体的に、アニールオペレーション時には、ＥＮ＿ＡＮＮＥＡＬがアサートされてアニール電圧（ＶＷＬ＿ＡＮＮＥＡＬ）がワード線１２１に印加され、また、接地−パストランジスタ２４３がオンにされ、それにより、アニーリング電流（ＩＡＮＮＥＡＬ）がワード線１２１を流れ、かかるワード線１２１が加熱される。なお、別の実施形態では、書込み電圧（ＶＷＬ＿ＷＲ）又は読出し電圧（ＶＷＬ＿ＲＤ）がアニーリング電圧として十分でありうるので、電源スイッチ４１１への別個のアニール電圧入力が省略されうる。さらに、アニール電圧（又は、電源スイッチ４１１に供給される任意の電圧）は、上述したようにオンチップで生成されても、オフチップ源から供給されてもよい。さらに、別の実施形態では、他のオンチップ構造（例えば、ビット線又は専用加熱素子）を加熱素子として用いてもよい。
【００４７】
図１１Ａ及び図１１Ｂは、アニーリング電流がワード線１２１のいずれかの側から供給されうる別のオンチップ・アニーリング実施形態４２５を示す。アニーリング回路は、ワード線ドライバ４３１、電源スイッチ４１１、及び図１０を参照して説明したように通常は動作する接地−パストランジスタ２４３、並びに、遠側デコーダ４１５及び遠側ワード線ドライバトランジスタ４２８を含む。ワード線ドライバ４３１内では、アドレスデコーダ４２１のオペレーションは、遠端イネーブル信号（ＥＮ＿ＡＮＮＥＡＬ＿Ｒ）（アニーリング電流をワード線１２１の遠端、即ち、右側から供給することを可能にする）によって選択的に無効及び有効にされる。図１１Ａに示す近側アニールオペレーションを最初に参照するに、デコーダ４２１は、遠端イネーブル信号がデアサートされると複数のワード線選択信号のうちのアドレス選択された信号４０４ａを下げることが可能にされ、それにより、電源スイッチ選択された電圧を、上述したようにトランジスタ４０５を介してワード線１２１に印加する（また、トランジスタ４０６を切る）。同時に、近側アニール・イネーブル信号（ＥＮ＿ＡＮＮＥＡＬ＿Ｌ）がアサートされて、ＶＷＬ＿ＡＮＮＥＡＬがトランジスタ４０５を介してワード線１２１に印加されることが可能となり、また、接地−パストランジスタ２４３がオンに切替えられて、アニーリング電流（ＩＡＮＮＥＡＬ）がワード線１２１を流れ、かかるワード線１２１を加熱する（従って、不揮発性ストレージ素子１２３内の損傷した構造をアニールする）ことが可能となる。
【００４８】
図１１Ｂに示す遠側アニールオペレーションを参照するに、遠側イネーブル信号（ＥＮ＿ＡＮＮＥＡＬ＿Ｒ）がアサートされると、デコーダ４２１が全てのワード線選択信号４０４ａがデアサートされ（上げられ）、それにより、トランジスタ４０６がオンに切替えられて接地パスが供給され、また、トランジスタ４０５がオフに切替えて近側ワード線電圧源をデカップルする。遠側イネーブル信号（ＥＮ＿ＡＮＮＥＡＬ＿Ｒ）はさらに、遠側デコーダ４１５のオペレーションを有効にしうる。これに応じて遠側デコーダ４１５は、複数の遠側ワード線選択信号のうちのアドレス選択された信号４０４ｂをアサートして（即ち、下げて）、遠側ワード線ドライバトランジスタ４２８をオンに切替え、それにより、図示する方向にアニーリング電流を供給する。
【００４９】
Ｖ．コンピュータ可読媒体上に記録される回路表現
なお、本願において開示した様々な回路は、コンピュータ支援型設計ツールを用いて記述され、また、その動作、レジスタ転送、ロジックコンポーネント、トランジスタ、レイアウト形状、及び／又は他の特徴に関して様々なコンピュータ可読媒体において具現化されるデータ及び／又は命令として表現（又は表示）されうる。そのような回路表現が組み込まれうるファイル及び他のオブジェクトには、次に限定しないが、Ｃ、ヴェリログ（Verilog）、及びＶＨＤＬといった動作（behavioral）言語をサポートするフォーマット、ＲＴＬといったレジスタレベルの記述言語をサポートするフォーマット、及び、ＧＤＳＩＩ、ＧＤＳＩＩＩ、ＧＤＳＩＶ、ＣＩＦ、ＭＥＢＥＳといった形状記述言語をサポートするフォーマット、及び任意の他の好適なフォーマット及び言語が含まれる。そのようなフォーマット化されたデータ及び／又は命令がその中に具現化されるコンピュータ可読媒体には、次に限定しないが、様々な形式の不揮発性記憶媒体（例えば、光、磁気、又は半導体記憶媒体）、及び、そのようなフォーマット化されたデータ及び／又は命令を、ワイヤレス、光、又は、有線の信号伝達媒体又は任意のそれらの組合せを介して転送するために用いられうる搬送波が挙げられる。そのようなフォーマット化されたデータ及び／又は命令の搬送波による転送の例には、次に限定しないが、１以上のデータ転送プロトコル（例えば、ＨＴＴＰ、ＦＴＰ、ＳＭＴＰ等）によるインターネット及び／又は他のコンピュータネットワークを介する転送（アップロード、ダウンロード、電子メール等）が挙げられる。
【００５０】
上述した回路のデータ及び／又は命令に基づく表現は、１以上のコンピュータ可読媒体を介してコンピュータシステム内において受信した場合、コンピュータシステム内の処理実体（例えば１以上のプロセッサ）によって、次に限定しないが、ネットリスト生成プログラム、プレイス・アンド・ルートプログラム等の１以上の他のコンピュータプログラムの実行と共に処理されて、そのような回路の物理的な具体物（manifestation）の表現又はイメージを生成しうる。このような表現又はイメージは、後に、例えば、デバイス製造プロセス時に回路の様々なコンポーネントを形成すべく用いられる１以上のマスクを生成することを可能にすることで、デバイス製造において用いられうる。
【００５１】
上述した説明及び添付図面では、本発明の実施形態の十分な理解を与えるべく具体的な用語及び図面記号を記載した。一部の場合では、かかる用語及び記号は、本発明を実施するために必要ではない具体的な詳細を暗示する場合もある。例えば、具体的なビット数、信号経路幅、信号伝達又は動作周波数、コンポーネント回路又はデバイス等のいずれも、別の実施形態では上述したものとは異なってよい。さらに、複数のマルチ導体信号リンクとして図示及び説明する回路素子又は回路ブロック間の相互接続は、或いは、複数のシングル導体信号リンクであってもよく、また、複数のシングル導体信号リンクは、或いは、複数のマルチ導体信号リンクであってもよい。シングルエンドとして図示又は説明する信号又は信号伝達経路は差動であってもよく、また、その反対も同様に可能である。同様に、アクティブハイ又はアクティブローのロジックレベルを有するとして記載又は説明する信号も、別の実施形態では反対のロジックレベルを有しうる。集積回路デバイス内のコンポーネント回路は、金属酸化物半導体（ＭＯＳ）技術、バイポーラ技術、又は、ロジカル及びアナログ回路が実装されうる任意の他の技術を用いて実装されうる。用語に関して、信号がロー又はハイのロジック状態に駆動される（又は、ハイロジック状態に充電される若しくはローロジック状態に放電される）と、信号は「アサートされた」と考え、それにより特定の条件を示す。反対に、信号が、アサートされた状態（ハイ又はローロジック状態、又は、開ドレイン又は開コントローラ状態のように信号駆動回路が高インピーダンス状態に遷移する場合に発生しうるフローティング状態を含む）以外の状態に駆動される（又は充電若しくは放電される）ことを示すべく信号は「デアサートされた」と考える。信号駆動回路は、かかる信号駆動回路が、信号駆動回路と信号受信回路との間に結合される信号線上に信号をアサートする（又は、明示的に述べられるか又は文脈によって示される場合はデアサートする）と信号受信回路に信号を「出力」すると考える。信号線は、信号が信号線上でアサートされると「アクティブにされた」と考え、信号がデアサートされると「非アクティブにされた」と考える。さらに、信号名に付けられる接頭記号「／」は、その信号がアクティブロー信号（即ち、アサートされた状態はロジックロー状態である）であることを示す。信号名の上に線がある場合（例えば、
【数１】
）もアクティブロー信号を示すために用いる。本願にて使用する「結合された」という用語は、直接的な接続と、１以上の介在回路又は回路を介する接続も表す。集積回路デバイスの「プログラミング」には、例えば、次に限定しないが、ホスト命令に呼応してレジスタ又はデバイス内の他のストレージ回路内に制御値をロードしてデバイスの動作面を制御することと、デバイスコンフィグレーションを確立することと、或いは、１回限りのプログラミングオペレーションを介してデバイスの動作面を制御すること（例えば、デバイス製造時にコンフィグレーション回路内のヒューズを飛ばすこと）、及び／又は、１以上の選択されたピン又はデバイスの他のコンタクト構造を基準電圧線に接続して（ストラッピング（strapping）とも呼ばれる）特定のデバイスコンフィギュレーション又はデバイスの動作面を確立することが含まれうる。「例示的な」という用語は、優先傾向又は要件ではなく、例を表すために用いている。
【００５２】
詳細な説明において与えたセクションの見出しは、参照の便宜上与えたに過ぎず、かかるセクションの範囲を定義、限定、制限、又は記述するものではない。さらに、本発明をその具体的な実施形態を参照して説明したが、様々な修正及び変更を本発明の広義の趣旨及び範囲から逸脱することなく行いうることは明らかであろう。例えば、任意の実施形態の特徴又は様態を、少なくとも実施可能である場合に、任意の他の実施形態と組み合わせて又はそれらの対応する特徴又は様態の代わりに用いてもよい。従って、明細書及び図面は、限定的ではなく例示的に解釈されるべきである。
【技術分野】
【０００１】
本願は、２００６年１１月２９日に出願し、「Integrated Circuit With Built In Heater to Anneal Out Oxide Traps」なる名称の米国仮出願番号第６０／８６７，７０４号の優先権を主張し、かかる仮出願を本願に参照として組み込むものとする。
【０００２】
本願における開示は、集積回路デバイス内のオペレーション上の退化を反転することに係る。
【背景技術】
【０００３】
集積回路のオペレーションは、絶縁体（一般的には二酸化シリコンであるがこれに限定されない）を損傷しその信頼性及び製品としての寿命を制限してしまうことがある。例えば、フラッシュメモリチップにおいて酸化物トラップが生じることにより、書込み／消去オペレーションの数が制限され、また、データ保持も制限される。さらに、ホットエレクトロンによって二酸化シリコン（ＳｉＯ２）が損傷されるとデバイスの閾値電圧が変化してデバイス駆動電流が減少してしまい、これにより、デバイスミスマッチとなる場合がある。
【図面の簡単な説明】
【０００４】
本願における開示を限定的ではなく例示的に添付図に示し、図中、同様の参照番号は、同様の構成要素を示す。
【図１】半導体又は他のタイプの基板上又は内に配置される酸化物又は他の材料又は構造の退化を反転すべく用いられうるオンチップ（オンダイ）・アニーリング回路の一般化された実施形態を示す図である。
【図２Ａ】集積回路デバイス内に用いられてオンダイ・アニーリングオペレーションをサポートし、また、図１に示す一般的な加熱素子に対応する加熱素子の例を示す図である。
【図２Ｂ】集積回路デバイス内に用いられてオンダイ・アニーリングオペレーションをサポートし、また、図１に示す一般的な加熱素子に対応する加熱素子の例を示す図である。
【図２Ｃ】集積回路デバイス内に用いられてオンダイ・アニーリングオペレーションをサポートし、また、図１に示す一般的な加熱素子に対応する加熱素子の例を示す図である。
【図３Ａ】アニーリング回路内又はアニーリング回路と共に設けられて加熱素子に電力を供給する電源供給回路の例を示す図である。
【図３Ｂ】アニーリング回路内又はアニーリング回路と共に設けられて加熱素子に電力を供給する電源供給回路の例を示す図である。
【図３Ｃ】アニーリング回路内又はアニーリング回路と共に設けられて加熱素子に電力を供給する電源供給回路の例を示す図である。
【図４Ａ】アニーリング回路内の加熱素子に電力を供給する例示的な構成配置を示す図である。
【図４Ｂ】アニーリング回路内の加熱素子に電力を供給する例示的な構成配置を示す図である。
【図５Ａ】加熱素子の物理的特性又は形状を制御することにより所望の加熱素子抵抗（又は抵抗範囲）を達成する例示的な手法を示す図である。
【図５Ｂ】加熱素子の物理的特性又は形状を制御することにより所望の加熱素子抵抗（又は抵抗範囲）を達成する例示的な手法を示す図である。
【図６Ａ】加熱素子に供給されるエネルギー量を制御することによりアニーリング温度を制御するための例示的な実施形態を示す図である。
【図６Ｂ】加熱素子に供給されるエネルギー量を制御することによりアニーリング温度を制御するための例示的な実施形態を示す図である。
【図７】アニール・イネーブルされた集積回路内に任意選択的に設けられ、ホストアニール・イネーブルログラムされて（又はデバイス製造時に一回限りでプログラムされて）、アニールオペレーションのトリガリング及び実行を柔軟に制御しうるモードレジスタ（又はコンフィグレーション回路）の一実施形態を示す図である。
【図８】１以上のアニール・イネーブルされた集積回路３７１１−３７１ｎ及び外部コントローラ３７５を含むシステムの一実施形態を示し、さらに、外部コントローラ及び／又はアニール・イネーブルされた集積回路内で実行されうるトリガリング判定を示す図である。
【図９Ａ】記憶データの障害を制限又は阻止するように半導体基板又はバルクにバイアスをかけて、アニールオペレーション時にデータを保持可能とすることを説明する図である。
【図９Ｂ】記憶データの障害を制限又は阻止するように半導体基板又はバルクにバイアスをかけて、アニールオペレーション時にデータを保持可能とすることを説明する図である。
【図９Ｃ】記憶データの障害を制限又は阻止するように半導体基板又はバルクにバイアスをかけて、アニールオペレーション時にデータを保持可能とすることを説明する図である。
【図１０】図１乃至図９の原理及び実施形態に従ったアニーリング回路の特定の実施形態を示す図である。
【図１１Ａ】図１乃至図９の原理及び実施形態に従ったアニーリング回路の特定の実施形態を示す図である。
【図１１Ｂ】図１乃至図９の原理及び実施形態に従ったアニーリング回路の特定の実施形態を示す図である。
【発明を実施するための形態】
【０００５】
Ｉ．アニーリング全般
本願に記載する様々な実施形態では、加熱回路を集積回路ダイ上に形成して、進行性の退化（progressive degeneration）を示す絶縁体又は他の構造の局所の温度を、退化又は損傷が反転される（即ち、低減される又は完全に除去される）点まで上昇させることを可能にする。この温度によりもたらされる復元又は補正は、本願では、アニーリングと呼ぶ。
【０００６】
一実施形態では、例えば、フラッシュメモリデバイスにおけるフローティングゲートセルのトンネル酸化物内で蓄積した損傷は、フラッシュセルアレイの一部を形成する（又はフラッシュセルアレイに近接して配置される）ワード線、ビット線、及び／又は他の構造を通る十分な電流（アニーリング電流）の伝導によりデバイス動作時に達成されうる温度である、４００℃付近の温度を加えることによりアニーリングオペレーションにおいて反転されうる。同様に、アニーリングオペレーションは、窒化物ベースの電荷蓄積素子の温度を約２５０℃に上昇させるのに十分なアニーリング電流を供給することで、ＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−シリコン）型ストレージセルのアレイにおいてトラップされたキャリアを取り除くために用いられてもよい。同様のオペレーションを、他のタイプの電荷蓄積層（例えば、Ｓｉ−酸化物−ＳｉＮ−Ａｌ２Ｏ３−ＴａＮにより形成される電荷蓄積層を有するＴＡＮＯＳ型セル）に対して行ってもよい。このような例のどちらにおいても低温が十分である場合もあるし、又は、高温が必要となる場合もある。さらに、同様のオペレーションを用いて、例えば、次に限定しないが、ＭＯＳＦＥＴ（金属酸化物−半導体電界効果トランジスタ）又は他のタイプのトランジスタにおける酸化物を含む、アニーリングによる修復が可能である、使用により劣化する任意の材料における退化を反転してもよい（従って、閾値電圧のミスマッチや、かかるデバイスの有用な寿命をしばしば制限してしまう他の種類の磨耗についても補正される）。さらに、オンダイ・アニーリング機構における復元オプションとその制御を与えることにより、デバイスの劣化を制限するために通常は低い動作電圧又はクロックレートに制約されるデバイスを、高い電圧及び／又はクロックレートで動作できるようにして、それにより性能を高めることができる。つまり、退化を反転するためのオンダイ回路を与えることにより、時折又はイベントにより始動されるアニールオペレーションが増加する劣化率を補償すべく実行されて、多くの半導体デバイス仕様に固有の性能／信頼性のバランスが、より高性能となりうる。また、フラッシュメモリや他の磨耗により制限される技術の場合、ランタイム及び／又は始動時のアニーリングオペレーションによって劣化を反転する能力は、磨耗に基づく制約をなくし、また、かかる技術を、その低コスト・パー・ビット又は他の利点が左右する幅広い種類の用途に適用することを可能にする。
【０００７】
ＩＩ．アニーリング装置／回路
図１は、半導体又は他のタイプの基板１０３上又は内に配置される酸化物又は他の材料又は構造１０４の退化を反転すべく用いられうるオンチップ（オンダイ）・アニーリング回路１００の一般化された実施形態を示す図である。アニーリング回路１００は、アニールコントローラ１０５と加熱回路とを含み、加熱回路自体が抵抗加熱素子１０７と、アニーリング電流（ＩＡｎｎｅａｌ）を加熱素子１０７内に流すことを可能にする電源供給回路１０９とを含む。アニーリング電流が加熱素子１０７を通り伝導することにより、加熱素子の温度は、構造１０４及び／又は基板１０３の退化（欠陥、キャリアトラップ、又は他の種類の劣化）が反転される温度にまで上昇され、それにより、使用により劣化した材料が改善された状態に、多くの場合、未使用の又は略未使用の状態に復元される。図示するように、アニールコントローラ１０５は、所望の時間にアニーリングオペレーションが実行されることを可能にするよう加熱回路１０１にイネーブル信号（Ｅｎａｂｌｅ）を供給し、また、任意選択的に、アニーリングオペレーションにおいて発生した温度を示すフィードバック信号（ＴＭｅａｓ）を受信する場合もある。アニールコントローラ１０５はさらに、本願にて温度設定点と呼ぶ所望のアニーリング温度を確立するよう温度制御信号（ＴＣｎｔｒｌ）を出力してもよい。アニールコントローラのこれらの及び他のオペレーションを、加熱回路１０１の具体的な実施形態の例として、以下においてより詳細に説明する。
【０００８】
Ａ．加熱素子の例
図２Ａ乃至図２Ｃは、集積回路デバイス内に用いられてオンダイ・アニーリングオペレーションをサポートし、また、図１の一般的な加熱素子１０７に対応する加熱素子の例を示す。図２Ａを最初に参照するに、セルアレイ（フラッシュメモリセルアレイ若しくはＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−シリコン）アレイといったストレージセルアレイ、又は、複数のセルへの同時並行アクセスを可能にするために用いられる複数のワード線を有する任意の他のタイプの、使用により劣化した半導体アレイ）内のワード線（又は制御ゲート）１２１が、そのワード線１２１を通りアニーリング電流（ＩＡｎｎｅａｌ）が伝導可能となるよう電源供給回路（以下に説明するが図２Ａには図示せず）を設けることにより、加熱素子として用いられうる。一実施形態では、ワード線自体（通常、幅に亘って延在するポリシリコン又はポリサイドトレースで実現される）の固有抵抗１２４が加熱素子の抵抗を確立し、従って、十分なアニーリング電流がワード線を伝導されると、ワード線１２１の下の（又は近接する）基板１０３上又は内に配置される構造がアニーリング温度まで加熱され、それにより、復元をもたらすアニーリングオペレーションが行われる。或いは、１以上の抵抗素子（又は構造若しくは材料）をワード線又は他の加熱素子の伝導部又はセグメントと直列に追加して所望の抵抗を確立することもできる。図示する特定の例では、ワード線１２１が、フラッシュメモリセル又はＳＯＮＯＳメモリセルといった複数の不揮発性ストレージセル１２３を含む行の制御ゲートを形成する。各セルは電荷蓄積層１２７を有し、電荷蓄積層は制御ゲート絶縁体（電荷蓄積層の上方）とトンネル酸化物１２９（これも絶縁体）との間に挟まれ、トンネル酸化物は、電界効果トランジスタ（かかるトランジスタのソース、ドレイン、及びチャネルは図示しないが、通常、基板１０３内に形成される）のエンハンスメント又は空乏チャネル上に配置される。この構成配置により、アニーリング電流によってワード線の温度が十分なレベルにまで上昇されると、一連のプログラム／消去サイクルに亘ってインクリメント的に蓄積されたトンネル酸化物１２９内の、劣化をもたらす酸化物トラップ（トラップされたキャリア）がアニールアウトされ、それにより、プログラム／消去により誘起された退化が反転される（同様に、ＳＯＮＯＳアーキテクチャでは、電荷蓄積／トラップ層内のキャリア蓄積が放出されて、不揮発性セルは未使用の又は略未使用の状態に復元される）。
【０００９】
図２Ｂは、セルアレイ（ストレージセルアレイ、又は、複数のセルへの／からの同時データ転送を可能にするために用いられる複数のビット線を有する任意の他のタイプの、使用により劣化した半導体アレイ）内のビット線１４１が、そのビット線を電流が伝導可能となるよう電源供給回路（以下に説明するが図２Ｂには図示せず）を設けることにより、加熱素子として用いられうる。図２Ａのワード線に基づいた加熱素子と同様に、ビット線自体（通常、セルアレイの長さ又は長さの少なくとも一部に亘って延在する金属層トレースで実現される）の固有抵抗１４４が加熱素子の抵抗を確立し、従って、十分なアニーリング電流がビット線を伝導されると、ビット線１４１の下の（又は近接する）基板上又は内に配置される構造がアニーリング温度にまで加熱され、それにより、復元をもたらすアニーリングオペレーションが行われる。図示する特定の例では、ビット線１４１は、ワード線（ＷＬ０−ＷＬＮ−１）がビット線１４１を横断する方向においてセルアレイに亘って延在するＮＡＮＤフラッシュ構成配置（図示する実施形態では、チェーンの接地端におけるソース選択トランジスタ１４７（ｓｓ）と、フラッシュメモリセル１４５をビット線１４１に切り替え可能に結合させるドレイン選択トランジスタ１４９とを含む）におけるフラッシュメモリセルの１以上のチェーン１４２（１４５０−１４５Ｎ−１、Ｎは、かかるチェーンにおけるフラッシュメモリセルの数）に結合される。一般に、他のタイプのフラッシュメモリ（即ち、ＮＯＲフラッシュ）及び他のタイプのセルアレイにおけるビット線を同様に加熱素子として用いてよい。
【００１０】
図２Ｃは、別の加熱素子の実施形態を示し、ここでは、（ある時には加熱素子として用いられ、その他のある時には行のオペレーションを可能にする制御線、また、データ転送を可能にするデータ線としてそれぞれ用いられる兼用ビット線及びワード線とは対照的に）加熱目的専用で、使用により劣化した半導体コンポーネントのオンダイに又は近接に配置される金属の、多結晶の、又は他の伝導性の構造１７１である。この特定の例では、専用加熱素子１７１は、入力／出力駆動回路１７３（対応するロジックレベルデータ値ｔｘｄ０−ｔｘｄ（ｎ−１）に呼応してデータ信号ｄ０−ｄ（ｎ−１）を駆動するよう用いられ、また、接地と供給レイル１７６及び１７４との間に結合される）内で用いられるトランジスタに近接して配置されるので、その中でのアニーリングオペレーションを可能にして、ＭＯＳトランジスタにおける酸化物トラップにより時間の経過と共に生じる傾向のある望ましくない閾値電圧（ＶＴ）のミスマッチを補正する。
【００１１】
図２Ｃでは専用加熱素子１７１を示すが、機能目的に設けられている１以上の他の既存の導電線を、アニーリングオペレーション用の加熱素子として利用してもよい。より一般的には、図２Ａ乃至図２Ｃに加熱素子の具体的な例を示したが、このような加熱素子の組合せ及び／又は多数の他のタイプの伝導性素子を、アニールオペレーションの熱源として用いてよく、これには、Ｉ２Ｒ電力散逸以外の現象を介して発熱する構造が含まれる。
【００１２】
Ｂ．電源供給
１．電圧モード、電流モード
図３Ａ乃至図３Ｃは、アニーリング回路内又はアニーリング回路と共に設けられて加熱素子に電力を供給する電源供給回路の例を示す。図３Ａは、例えば、１以上のイネーブル信号（例えば、Ｅｎａｂｌｅ＿Ａｎｎｅａｌ）に呼応して１又は２つのスイッチ素子２０１、２０３（例えば、パスゲート又は他のトランジスタに基づいたスイッチ）を伝導状態に切り替えることにより加熱素子１０７の両端間に電位差（ＶＡ−ＶＢ）が生じる実施形態を示す。一実施形態では、例えば、ＶＡはアニーリング電圧源により確立され、ＶＢは接地基準ノードにより確立される。他の電圧ノード接続を用いてもよい。さらに、より具体的な実施形態では、２０乃至３０ボルトのオーダのアニーリング電位（ＶＡ−ＶＢ）を印加して所望のアニーリング電流（従って、所望のアニーリング温度）を形成しうる。他の実施形態では、より高い又はより低いアニーリング電位を用いてもよく、また、アニーリング電位は、実質的に任意のタイプのＤＣ−ＤＣコンバータ（例えば、電荷ポンプ、バックコンバータ等）を用いてオンチップで形成されても、又は、外部源から供給されてもよい。さらに、専用加熱素子を有するデバイスでは、少なくとも、２つのスイッチ素子のうちの1つのスイッチ素子が、スイッチ素子２０３を破線で示すように省略されてもよい。Ｅｎａｂｌｅ＿Ａｎｎｅａｌ信号は、一例では、アニールコントローラによってアサートされ、従って、アニールオペレーションのために選択された時間に応じてスイッチ素子がオンオフ切り替わることが可能となる。
【００１３】
図３Ｂは、定電流源（例えば、電流ミラー、電流レギュレータ、又は、他のデジタル若しくはアナログ制御される電流源）によって形成される電源供給回路の別の実施形態を示す。図示するように、電流源は、加熱素子１０７の両側にある回路２１５、２１７、又は、加熱素子の片側にある回路（従って、破線で示す素子２０３）によって形成されうる。さらに、スイッチ素子２０１、２０３（実装が可能であるならば単一のスイッチ素子でありうる）は、図３Ａを参照して説明したようにＥｎａｂｌｅ＿Ａｎｎｅａｌ信号又は各々のイネーブル信号によって制御される。
【００１４】
２．ＡＣ電源供給
図３Ｃは、電源供給回路の別の実施形態を示し、ここでは、電源供給回路は、交流電圧又は電流源２２５により形成されるので、交流電流を介して加熱素子１０７に電力を供給する。実際の電圧源及び／又は電流源は、任意の実施可能な方法でオンチップで生成されるか又は外部源により供給されうる。さらに、加熱素子１０７の遠端が接地している（即ち、スイッチ素子２０３が設けられる場合には、切替可能に接地される）ように示すが、代わりに、別のＤＣ又はＡＤ電位を加熱素子１０７の遠端に結合してもよい。
【００１５】
３．片側／両側電源供給
図４Ａ及び図４Ｂは、アニーリング回路内の加熱素子に電力を供給する例示的な構成配置を示す。より具体的には、図４Ａの実施形態（本願では、片側電源実施形態と呼ぶ）では、電流は、イネーブル信号（ＥＮ＿ＡＮＮＥＡＬ）のアサーションに呼応して加熱素子１０７の両端間を左から右に流れる。このイネーブル信号は、アクティブローのインスタンスではＰ−ＭＯＳトランジスタ２４１をオンにし、アクティブハイのインスタンスでは、Ｎ−ＭＯＳトランジスタ２４３を同時にオンにし、それにより、加熱素子１０７の両端間でアニーリング電位（ＶＡｎｎｅａｌ）を切替え可能に結合してアニーリング電流を生成する。図４Ｂの別の実施形態（本願では、両側電源実施形態と呼ぶ）では、２つの異なるアニール・イネーブル信号（ＥＮ＿ＡＮＮＥＡＬ＿Ｌ及びＥＮ＿ＡＮＮＥＡＬ＿Ｒ）が異なる時間にアサートされ、ＥＮ＿ＡＮＮＥＡＬ＿Ｌがアサートされる場合はトランジスタ２４１ａ及び２４３ａを流れる左から右への電流（ＩＡｎｎｅａｌ＿Ｌ）を可能にし、ＥＮ＿ＡＮＮＥＡＬ＿Ｒがアサートされる場合はトランジスタ２４１ｂ及び２４３ｂを流れる右から左への電流（ＩＡｎｎｅａｌ＿Ｒ）を可能にする。以下に具体的なフラッシュメモリの実施の文脈において説明するように、両側電源実施形態は、加熱素子の左側と左側との間でより高い電位に均衡させる（分散したＩＲ降下により加熱素子に沿って電圧勾配が発生する）ことでストレージに障害をもたらす影響（storage-disturb effect）を低減し、それにより、ストレージセルの列の任意の片側への、ストレージに障害をもたらす電位の印加を半減しうる。
【００１６】
Ｃ．加熱制御
上で簡単に説明したように、アニーリング温度は、アニールされる構造又は材料のタイプ、劣化した構造／材料に対する加熱素子の近接性、劣化した材料が示す劣化の度合い、及び、さらには可能な場合にはアニーリング回路自体の磨耗や、構造又は材料がアニールされた回数といった二次的な検討事項にも応じて変動しうる。従って、既知のアニーリング温度が望まれる実施形態においても、生成される温度及び／又は熱が発生する特定の場所に関してなんらかの制御があることが望ましい場合がある。
【００１７】
１．加熱素子の形状（幅変調、セグメンテーション）
既知のアニーリング温度が望まれ、既知のアニーリング電圧を有する抵抗加熱素子が用いられるべき実施形態では、所望の温度の生成は、一般に、アニーリング素子抵抗に応じ、その値自体は、加熱素子の長さに比例し、且つ、その長さに沿っての任意の点における加熱素子の幅に反比例する。従って、一実施形態では、図５Ａに示すように、所与の長さ（ＬＨＥ）を有する加熱素子２６５の全体の抵抗（ＲＨＥ）は、デバイス製造時に又は製造後のトリミングを介して、加熱素子の幅（ＷＨＥ）を変調することによって制御できる。ワード線といったポリシリコン加熱素子の場合、例えば、加熱素子の幅は、所望の抵抗（ＲＨＥはＬＨＥ／ＷＨＥに比例する）を確立するために加熱素子の長さに沿って均一に設定（又はトリミング）されうるか、又は、かかる幅は、局所化されたホットスポットと共に、加熱素子の平均抵抗をもたらすように変調されうる（長さに沿っての特定の関心位置において又は定期的な間隔でテーパリング又は変更されうる）。図５Ａの実施形態では、例えば、加熱素子の幅は、アニールされる構造／材料２６１上の又はそれに近接する領域において細くされ、それにより、加熱素子２６５の長さに沿って適宜に又は均等にではなく特定の場所において、デバイス内で所望のアニーリング温度を生じさせることが可能となる。
【００１８】
図５Ｂは、加熱素子内で所望の抵抗を確立する別の方法を示し、ここでは、ワード線又はビット線（又は、加熱機能ではない別の機能があることにより集積回路において連続的である傾向がある他の構造）といった連続的な構造のセグメンテーションにより所望の抵抗を確立する。図５Ｂに示すようなワード線を例としてとるに、ワード線は、アレイにおける完全な一列のセルに亘って延在する単一の連続ワード線ではなく、複数（Ｘ）個のワード線セグメント（ＷＬＳｅｇ０−ＷＬＳｅｇｘ−１）に分解され、各セグメントは、所望のワード線抵抗、従って、所望のアニーリング電流が伝導されると所望のレベルの電力散逸（発熱）を与える長さを有する。なお、従来のワード線構成配置とは対照的に、トランジスタスイッチ素子２９７が各ワード線セグメントの遠端（即ち、電源供給回路の一部として）に設けられ、それにより、ワード線セグメントを単に充電するのではなくかかるワード線セグメントを電流が流れることを可能にする。図５Ｂの実施形態を引き続き参照するに、各ワード線セグメントはインバータドライバ２９３に結合され、このドライバは、共有選択信号（Ｓｉ、「ｉ」は０とｎ−１との間の整数）が選択線２９４上でデアサートされる（この場合ではハイにされる）場合にワード線セグメントを接地させ、アニーリング電圧（又は他のオペレーションにおける読出し又は書込み電圧。これらの読出し及び／又は書込み電圧は、アニーリング電圧と同じでありうる）をワード線セグメントの片側に（選択信号（Ｓｉ）及びアニール・イネーブル信号（ＥｎＡ）の各々によって制御されるＰ−ＭＯＳトランジスタを介して）結合させ、ワード線セグメントのもう片側を（トランジスタ２９７を介して）接地させ、それにより、ワード線セグメントを通るセグメントアニーリング電流（ＩＳｅｇＡｎｎｅａｌ）を確立し、従って、ワード線に近接する構造／材料（この例では、不揮発性ストレージセル１２３）用のアニーリング熱源を確立する。なお、トランジスタ２９７は、例えば、読出し又は書込みオペレーション後にワード線をより高速の放電させるために他のオペレーション時にも用いてもよい。さらに、図示していないスナップバック保護回路又は他の回路コンポーネントを、図５Ｂのワード線ドライバ回路及び本願における他のワード線ドライバ内に含めてもよい。
【００１９】
２．温度制御
上に簡単に説明したように、アニーリング回路内又はアニーリング回路の一部としてなんらかの温度制御手段を設けて、例えば、アニーリングオペレーションが劣化を反転するのに部分的に又は全体的に効果がないことを判定した際に温度を調整することを可能にする、又は、異なるタイプのアニーリングオペレーションにおいて異なる温度を用いることを可能にすることが好適である。例えば、データ保持アニールオペレーション（以下に説明する）時には、消去及びアニールオペレーション（これも以下に説明する）といった非保持アニールオペレーションにおけるよりも低いアニーリング温度を適用することが好適でありうる。さらに、単一温度アニールの場合であっても、アニーリング温度が高くなりすぎない（高くなりすぎるとデバイスが故障する）又は低すぎない（低すぎると部分的に又は全体的に効果のないアニールとなる）ことを確実にする閉ループの制御を提供することが好適でありうる。従って、様々な実施形態において、設定点温度を与える方法、加熱素子により生成される熱量を動的に調整する方法、及び／又は、熱又はそれを示すものを測定する方法を、アニーリング回路内に又はその一部として設けてもよい。
【００２０】
ａ．パルス幅変調型温度制御（閉ループ対開ループ、可変設定点対１回限りにプログラムされた又は配線による設定点）
図６Ａは、（例えば、オンチップレジスタ若しくはコンフィグレーション回路から又は外部源から）温度設定点信号（ＴＳｅｔｐｏｉｎｔ）を任意選択的に受信し、イネーブル信号（ＥｎＡ）のデューティサイクルを変調して加熱素子１０７に供給される電力量、従って、アニーリング温度を制御するアニールコントローラ２９０の一実施形態を示す。従って、本実施形態では、イネーブル信号自体が、図１のより一般的な実施形態における温度制御信号（ＴＣｎｔｒｌ）に対応する。図６Ａを引き続き参照するに、温度センサ３０５（例えば、サーモカップル原理、又は、加熱素子の温度若しくはアニールされる材料／構造に流れる熱エネルギー量を直接的に又は間接的に測定する任意の他の方法に基づくもの）を任意選択的に設けて、温度の指示（例えば、測定された温度の信号（ＴＭｅａｓ））をアニールコントローラ２９０にフィードバックし、それにより、閉ループの温度制御を可能にする。開ループの実施形態（即ち、温度センサがないか又はフィードバックループが無効にされる）をまず検討するに、アニールコントローラ２９０は、デジタル又はアナログ設定点値に応じてイネーブル信号のデューティサイクルを変調するパルス幅変調回路を含んでもよく、これにより、加熱素子に異なるレベルのアニーリングエネルギーを供給することができ、従って、アニーリング温度が制御される。具体的には、ＥｎＡがアサートされる（即ち、／ＥｎＡはロジックローレベルにあるようにハイである）場合、トランジスタ２９５及び２９７がオンに切替えられ、従って、アニーリング電流の伝導が可能となる。ＥｎＡがデアサートされる場合、トランジスタ２９５及び２９７はオフに切替えられ（即ち、実質的に非伝導状態に切替えられ）、アニーリング電流が中断される。従って、ＥｎＡ信号を低い又は高いデューティサイクル（即ち、換言すれば、狭い又は広いパルス幅）で駆動することにより、異なる量のエネルギーが加熱素子１０７に供給されて、異なるアニーリング温度が実現されうる。閉ループの実施形態では、ＴＳｅｔｐｏｉｎｔ値（この値は、ハードコード化されたか又は１回限りにプログラムされた設定点値であってよい）からＴＭｅａｓ信号（又はそのデジタルバージョン）を減算することによりアニールコントローラ２９０内でエラー信号が生成されうる。このエラー信号は、イネーブル信号のデューティサイクル変調（即ち、パルス幅変調）を制御するために用いられ、測定された温度が設定点に達しない場合はイネーブル信号のデューティサイクルをインクリメント的に又はエラーに比例して増加し、また、測定された温度が設定点値を超える場合はイネーブル信号のデューティサイクルをインクリメント的に又はエラーに比例して減少する。
【００２１】
ｂ．電流変調型温度制御（閉ループ対開ループ、可変設定点対１回限りにプログラムされた又は配線による設定点）
図６Ｂは、別の温度制御構成配置を示し、この構成配置では、アニールコントローラ３１０が温度制御信号（ＴＣｎｔｒｌ）を出力して電流源３０７（又は電圧源）を調整し、従って、アニールオペレーション時（例えば、イネーブル信号（ＥｎＡ）がトランジスタ２９５、２９７をオンに切替えるべくアサートされ、それにより、アニールオペレーションを有効にする場合）に加熱素子１０７内を流れるアニーリング電流を直接増加又は減少させる。温度制御信号は、アナログ信号（例えば、１以上のバイアス電圧）であっても、又は、例えば、各電流シンク又はソーシングトランジスタ(これらは、所望の粒度を有する電流制御、及び／又は、線形性若しくは非線形性を与えるべく、例えば、２進重み付け、サーモメータコード化されうる）をオンに切替えるための各ビットを有するデジタル信号であってもよい。図６Ａの実施形態におけるように、温度センサ３０５は省略されてもよく、アニールコントローラ３１０は、温度設定点入力（ＴＳｅｔｐｏｉｎｔ）に呼応して開ループ方式で機能することが可能にされる。さらに、温度センサ３０５と閉ループ制御回路が設けられる場合、温度設定点は、（例えば、オンチップレジスタ若しくはコンフィグレーション回路から又はオフチップ源からの）入力であるか、又は、アニールコントローラ３１０（又はアニーリング回路の他の部分）内でハードコード化されるか若しくは１回限りにプログラムされたものであってもよい。
【００２２】
ＩＩＩ．アニーリングオペレーション
上述したアニーリング回路の様々な実施形態において、アニールコントローラは、例えば、イネーブル信号を加熱回路に向けて出力することにより、アニーリングオペレーションを開始する。アニールをいつ行うか、特に、アニールされる構造が大量にあるシステム（例えば、多くの何百ものアニールされるセルを含みうるセルアレイ）では、デバイス全体のアニールオペレーションをどのように実行するか、また、アニールされる材料／構造において幾つかの状態（例えば、記憶されたデータ）を保存するようにアニールを行うべきか否かを判定する別の手法は様々にある。
【００２３】
Ａ．アニールのトリガリング
アニールオペレーションを開始する又はトリガするときを判定するために採用しうる２つの広い技術分類には、アニールを行う時間がデバイスの起動時に固定される決定論的手法と、アニールオペレーションが、時間の経過以外の特定条件の検出に応答して開始されるイベント駆動的手法がある。これらの広い分類では、アニールが開始されるべきであるか否かを判定する回路が集積回路デバイス内に配置されてよく、この集積回路デバイス内でアニールが行われる（自己制御型アニール）。又は、判定回路は、外部デバイス内に配置されても（外部制御型アニール）、或いは、その両方に配置されてもよい。
【００２４】
１．決定論的にトリガされるアニール
一実施形態では、アニーリングオペレーションは、デバイスが起動される毎に決定論的に行われる。この起動アニールは、完全に電源が入っていない状態からの始動（アニールされるべき集積回路デバイスを含むシステムが最初に始動されるとき）、又は、選択された回路コンポーネントが電力節約のために電源が入れられていない１以上の低電力オペレーションモード（例えば、スリープモード、スタンドバイモード等）からの始動に限定されてもよい。別の実施形態では、アニーリングオペレーションは、或いは又は追加的に、最近のアニールオペレーションから所定の時間が経過したことが判定されて、周期的に行われてもよい。このような実施形態では、（例えば、図１のアニールコントローラ１０５内に）カウンタを設けて閾値総数に到達するまで発生したクロックサイクルを計数するか、又は、経過時間を判定する他の方法を採用してもよい。
【００２５】
２．イベントによりトリガされるアニール
イベントによりトリガされるアニールを採用する実施形態は、次のことを判定したことに呼応してアニールを行う実施形態を含む。即ち、
・アニールオペレーションと同時に行われうる他のオペレーションが実行されるべきであること（機会に応じたアニール）
・最後のアニールオペレーションから劣化を誘起するオペレーションが閾値回数分行われたこと（磨耗に基づいたアニール）
・閾値レベル又は閾値率のエラーが発生していること（エラーによりトリガされるアニール）
・故障又は略故障の状態が発生すること（性能によりトリガされるアニール）
【００２６】
機会に応じたアニールオペレーションは、アニールオペレーションの同時の又は少なくとも並行の（少なくとも部分的に時間において重なる）実行と適合性のある他のタイプのオペレーションが実行されるべきであることを検出したことに呼応して実行されうる。例えば、フラッシュメモリデバイス又はＳＯＮＯＳメモリデバイスにおける消去オペレーション（例えば、ブロック消去）は、通常、数百又はさらには数千のマイクロ秒を必要とし、また、基板又は本体の電圧を電荷蓄積層（フローティングゲート、窒化層等）から基板への電荷の逆方向トンネリングをもたらす電位まで上げることが含まれる。このオペレーションと同時に、アニーリング電流がワード線、ビット線、及び／又は、他の加熱素子内を伝導してアニーリングオペレーションが実行され、それにより、消去オペレーション下でのアニーリングオペレーションに必要なオーバヘッドが隠される。アニールオペレーションを完了するために必要な時間が、並列（並行）オペレーションを実行するために必要な時間より大きい場合、アニールオペレーションを複数の段階的なアニールオペレーションに分解してよく、任意の数の段階的なアニールオペレーションは、機会に応じて（即ち、他のアニールを隠すオペレーションが行われる場合）又は他の理由により必要となる（例えば、アニールされた回路を通常の使用可能状態に復元するために必要となる）場合に実行しうる。複数の区分的なアニールオペレーションは、連続的に行われるか、又は、1以上の介在オペレーションによって分けられた時間に行われてもよい。他のタイプの機会に応じたアニールオペレーションは、アニールオペレーションにおいて適用されるリソース及びバイアス電圧／電流が、並行して実行されるオペレーションと干渉しない場合にいつでも実行されうる。さらに、アニールオペレーションは、使用により劣化した構造を通常の使用可能状態に復元する前に特定のオペレーションの後に実行されてもよい。例えば、アニールオペレーションは、消去されたブロックを使用可能状態に復元する前後で、不揮発性メモリにおける各ブロック消去サイクルの後に実行されてもよい。
【００２７】
磨耗に基づいたアニールオペレーションは、最後のアニール以降に劣化を誘起させるオペレーションが閾値回数分行われたことを判定したことに呼応して行われうる。フローティングゲート（ＦＧ）又はＳＯＮＯＳ又はＴＡＮＯＳといったメモリセル技術を用いるフラッシュメモリデバイス（又はシステム）では、例えば、個別のストレージセル、又は、ストレージセルのグループ、ブロック、若しくはクラスタで行われたプログラミングオペレーション（例えば、プログラム／消去サイクル）の総数を（例えば、オペレーションカウンタによって）追跡して、これらのセルにおいて予測される磨耗レベルを判定しうる。プログラミングオペレーションが閾値回数分行われると（例えば、比較器回路においてオペレーションカウンタ出力を閾値と比較することにより判定される）、アニールオペレーションが開始されうる（例えば、比較器回路からのアニールオペレーションが必要であることを示す信号に呼応してアニールをスケジューリングする又は開始する）。同様の構成配置を用いて、他の磨耗により誘起されるオペレーションを追跡して、アニールオペレーションをトリガしてもよい。さらに、別個のオペレーションカウンタを、ひとまとまりでアニールされるメモリセルの複数のセットの各々に対して維持してもよい（例えば、１つのストレージブロックあたりのオペレーションカウンタ。このブロック全体は、1つのアニールオペレーションにおいて又は一組のアニールオペレーションが連続して行われてアニールされる）。
【００２８】
エラーによりトリガされるアニールオペレーションを実行する実施形態は、一般に、エラーを検出し、エラーの量又はエラーの率が所定の又はプログラムされた閾値（このようなアニールをトリガするための閾値は全てアニール制御デバイス内で予め決定されるか又はプログラムされうる）に到達したことを判定したことに呼応して１以上のアニールオペレーションが必要であることを信号で伝える回路を含む。例えば、一実施形態では、エラー検出回路（即ち、エラーを検出し、大きいフェイルカウントを有するメモリセクション又はページにフラグを立てる回路）が設けられて、メモリから取出しされたデータ値にエラーが存在することを判定し（このようなエラーは、存在する場合には、データ値を適切に書込む又は読出すことができなかったか、及び／又は、データ値を保持することができなかったことを示す）、そのエラーの検出を、経過時間に応じて（エラー率）及び／又はそのようなオペレーションが行われた割合（エラー量）として計数する。余談であるが、フラッシュメモリセルのプログラミングは、多数の短いプログラムステップで繰り返し行われ、その後にメモリセルの状態をベリファイする読出しオペレーションが続く。メモリセルをプログラムするためにより多くのプログラミングステップが必要となる場合、メモリセルは磨耗し始めていることが暗示される。エラー率又はエラーの割合が、プログラムされた又は予め決められた許容閾値を超える場合、アニールオペレーションが実行されうる又はスケジューリングされうる。そのようなエラー検出回路の例としては、パリティビット、チェックサム値、巡回冗長チェック値、及び／又は、エラー訂正符号（ＥＣＣ）値を評価して、データエラーの存在を判定する回路が挙げられる。他のタイプのエラー検出回路としては、既知のデータをテストデータと比較してエラー率及び／又はエラー量を判定する回路（例えば、ループバック試験回路）が挙げられる。
【００２９】
性能によりトリガされるアニールオペレーションを実行する実施形態は、故障又は略故障を検出し、それに応じてアニールオペレーションをスケジューリングする／実行する回路を含む。例えば、フラッシュメモリデバイス内にモニタリング回路を設けて、所与のストレージセル又はストレージセルのグループをプログラムするために必要なプログラム／ベリファイサイクル（即ち、プログラムステップ）の回数が、所定の又はプログラムされた閾値を超える、又は、ステップが所定の割合若しくは数で増加する場合を判定し（閾値を越えるとアニールオペレーションがトリガされる又はアニールがスケジューリングされる）、及び／又は、（特定数のプログラム／ベリファイサイクル後にはベリファイすることができなくなる）プログラム故障が、アニールオペレーションを自動的にトリガしうる。アニールが必要となる場合を判定する別の手法は、メモリ書込みに伴うＶｔ分布の変化を追跡し、特定の閾値を通過した場合に長めのアニールをトリガすることである。この特定の手法は、特に、ＳＯＮＯＳ又はＴＡＮＯＳメモリセルに有用である。より一般的には、性能の劣化（例えば、進行的に悪化するＶＴミスマッチによる並列伝送された信号における振幅のミスマッチ）を判定可能な任意のタイプの回路を設けて、アニールオペレーションをトリガしてもよい。
【００３０】
３．トリガ源（自動トリガ型アニール対外部トリガ型アニール）
決定論的、イベント駆動的、又は両方であるトリガリング回路（なお、上述したトリガリング実施形態の任意の組合せを採用してよい）は、アニーリング回路を含む集積回路デバイス（「アニール・イネーブルされたＩＣ」）内に、及び／又は、アニール・イネーブルされたＩＣにアニーリングコマンドを発行するホストデバイス上に設けられてよい。例えば、自動トリガ型の実施形態では、図１、図６Ａ、及び図６Ｂと、以下に図７を参照して説明した／するオンダイ・アニール制御コントローラ１０５、２９０、３１０が、上述した決定論的なアニールオペレーション及びイベント駆動的なアニールオペレーションのいずれか又は全部を開始する回路を含んでよい。或いは（又は追加的に）、外部トリガ型の実施形態では、フラッシュメモリコントローラ、プロセッシングユニット、特殊用途向け集積回路（ＡＳＩＣ）等のホストデバイスが、上述した決定論的なアニールオペレーション及びイベント駆動的なアニールオペレーションのいずれか又は全部を開始する回路を含んでよい。外部トリガ型の場合、ホストデバイスは、デバイス全体のアニールオペレーションをトリガする大域アニールコマンドを発行する（又は、アニールされるべきデバイスの領域は具体的に示さないコマンドを少なくとも発行する）か、又は、アニール・イネーブルされたＩＣ内でアニールされるべき特定の領域又は回路を指定するターゲットアニールコマンドを発行しうる。例えば、ホストデバイスは、アニールオペレーションが行われるべきストレージアレイの列や他の領域を指定するアドレス値と共にアニールコマンドを発行してもよい。或いは、（例えば、行アドレスを含むための）アドレスカウンタをアニールＩＣ上に維持して各大域アニールコマンドの後にインクリメントされうる。
【００３１】
図８は、１以上のアニール・イネーブルされたＩＣ３７１１−３７１ｎと外部コントローラ３７５を含むシステムの実施形態を示す。このようなシステムの例には、オンダイコントローラ（その中にアニールコントローラが配置されうる）をそれぞれ有する１以上のフラッシュ、ＳＯＮＯＳ又は他の不揮発性メモリデバイス（例えば、アニール・イネーブルされたＩＣ３７１）と、信号伝達インターフェイス３７０を介してかかる不揮発性メモリデバイスに結合される外部コントローラとにより形成される不揮発性メモリシステムが挙げられる。図８では、メモリアクセスインターフェイスは、アニールコマンド（ＡｎＣｍｄ）、プログラミング／コンフィグレーションコマンド、及び／又は他のコマンドを外部コントローラ３７５からアニール・イネーブルされたＩＣ３７１に伝達するコマンドパス３７２（又はリクエストパス若しくは命令パス）と、データが外部コントローラ３７５とアニール・イネーブルされたＩＣ３７１との間を転送できるようにするデータ／ステータスパス３７４を示すべく一般化されている。データ／ステータスパス３７４はさらに、アニール・イネーブルされたＩＣ３７１から外部コントローラ３７５に、アニールオペレーションを開始する／スケジューリングする（即ち、アニールコマンドを発行する）か否かを判定するために用いられる情報を含むステータス情報を伝達するために用いられうる。なお、別の実施形態では、より多くの又はより少ない数の別個の信号伝達パスを有する他のタイプの信号伝達インターフェイスを用いて、外部コントローラ３７５とアニール・イネーブルされたＩＣ３７１との間で情報を伝達してもよい。
【００３２】
図８の特定の実施形態では、アニールオペレーションは、例えば、次に限定しないが、リセット（３８１）、（例えば、最後のアニールから）経過した時間が閾値より大きいこと（３８３）、コンフリクトしないオペレーションの実行又は実行のスケジューリング（例えば、フラッシュメモリデバイス内の消去オペレーション下のアニールを隠す）（３８５）、劣化を引き起こすオペレーションの数（Ｏｐ Ｃｎｔ）が閾値より大きいこと（例えば、フラッシュメモリデバイス内のプログラム／消去オペレーションの総数が所定の又はプログラムされた閾値を超える）（３８７）、閾値よりビットエラー率が大きいこと（３８９）、プログラム電圧（プログラミングオペレーションを完了させるために不揮発性メモリデバイス内の連続プログラム／ベリファイサイクルにおいてインクリメント的に増加しうる値）が閾値を越えて増加したこと（３９１）、閾値より大きいプログラム／ベリファイサイクル総数（即ち、所望レベルのデバイスプログラミングを達成するために必要とされるプログラム／ベリファイオペレーションの総数）（３９３）、又はプログラムオペレーションの失敗（３９５）の検出によって行われる。別の実施形態では、アニールを実行させるより多くの又はより少ない数のトリガがあってもよい。さらに、図示するように、様々なトリガリングイベント（及び／又は経過時間）を追跡する回路３７７、３７９を外部コントローラ３７５及び／又は1つ以上のアニール・イネーブルされたＩＣ３７１内に設けてもよい。
【００３３】
４．スケジューリングされるアニール
上述したアニールオペレーションは、どのようにトリガされるとしても、オンデマンド形式又はスケジューリング形式で行われうることに留意されたい。不揮発性メモリデバイス（例えば、フラッシュ又はＳＯＮＯＳメモリデバイス）の例に従って、オンデマンド・アニールでは、アニールオペレーションは、アニールが必要であるとマーク付けされた不揮発性ストレージブロック（又は他の回路領域）の数を追跡し、閾値に到達したことを判定した後に１以上のアニールオペレーションを実行することにより行われうる。余談であるが、ストレージブロックは、ＮＡＮＤフラッシュメモリデバイスにおける不良ブロックのマーク付けに類似する様態でアニールのためにマーク付けされうる。つまり、オンチップ又はオフチップステートマシーン又はプロセッシング回路によって実行されるメモリ管理ソフトウェアが、ブロック（又はページ）を使用する前にそのブロック（又はページ）のステータスを確認して、かかるブロックが不良としてマーク付けされているか及び／又はアニーリングを必要としているか否かを判定し、次に、ステータスメモリ又はレジスタ内にブロックに対応するステータス情報を記録することによってブロックを適宜マーク付けしうる。
【００３４】
オンデマンド・アニール（即ち、閾値に到達したことを判定した後にアニールオペレーションを実行すること）の代案として、アニールオペレーションは、後の時間にスケジューリングされてもよい。例えば、一実施形態では、閾値（例えば、アニールが必要であるとしてマーク付けされたブロック数の閾値）に到達したことを判定した後、アニールオペレーションは、メモリが非アクティブである期間、又は、リソースが利用可能である若しくは十分に活用されていない期間に実行されるようスケジューリングされる。
【００３５】
Ｂ．プログラムされたアニールパラメータ
図７は、アニール・イネーブルされたＩＣ内に任意選択的に設けられ、また、ホストコマンドに応じてプログラムされて（又は、例えば、デバイス製造時に１回限りにプログラムされて）、アニールオペレーションのトリガリング及び実行に関して柔軟性のある制御を与えるモードレジスタ３５０（又はコンフィグレーション回路）の一実施形態を示す。図示する特定の実施形態では、レジスタ３５０は、制御フィールド（Ｃｎｔｒｌ）、電力モードフィールド（ＰｗｒＭｏｄｅ）、実行フィールド（Ｅｘｅｃ）、データフィールド（Ｄａｔａ）、トリガフィールド（Ｔｒｉｇｇｅｒ）、及び設定点フィールド（ＴＳｅｔｐｏｉｎｔ）を含む。別の実施形態では、より多くの又はより少ない数のフィールドを（例えば、他の制御アスペクトを与えるべく）設けても、及び／又は、任意の又は全てのフィールドがアニーリングＩＣの複数の別個のレジスタ内に配置されてもよい。
【００３６】
一実施形態では、制御フィールドは、上述したようなアニーリングオペレーションの自動制御モードとホスト制御モードとの選択を可能にする（即ち、デバイスが、自動でアニールオペレーションをトリガするか、又は、ホストデバイスからのコマンドに呼応してアニールオペレーションをトリガする）。電力モードフィールドは、アニールオペレーションを、アニール・イネーブルされたＩＣが外部源から給電されるとき（例えば、アニール・イネーブルされたＩＣを含むモバイルデバイスが壁のコンセントやドッキングステーションに差し込まれるか、又は電池により給電されるとき）のみに限定するか、又は、アニールオペレーションを常時可能とするかの制御を与える。別の実施形態では、複数の追加の電力節約モードレベルを区別するためにより細かい粒度が与えられてもよい。実行フィールドは、複数の別個にアニール可能な領域を有するデバイス内でアニーリングオペレーションが実行される方法を制御するために用いられる。例えば、フラッシュメモリデバイスでは、各ワード線（又は、ワード線セグメントの集まり）が、デバイスの別個にアニール可能な領域を画定しうる。このような実施形態では、実行フィールドがシングルオペレーションアニール（Ｓｉｎｇｌｅ−Ｏｐ）を示す場合、全てのワード線が同時に加熱されてアニールオペレーションが行われる。反対に、段階的アニールが選択される場合（例えば、Ｅｘｅｃ＝０）、一連のアニールステップにおいて１回につき１つの領域がアニールされうる（例えば、1つのワード線の後に別のワード線が選択されて加熱されて、段階形式でアニールオペレーションが実行される）。別の実施形態では、アニール可能な領域（例えば、同時に加熱された場合に過度温度状況となることを避けるべく互いから十分に離間される領域、又は、領域の加熱がより高電力効率となるように十分に近くにある領域）のグループが、同時のアニールのために選択されうる。さらに、２以上のビットを含むよう実行フィールドを拡張することで、多数の同時に選択された加熱素子をより細かく制御することができる。
【００３７】
データフィールドは、アニールオペレーションが、データを保持するような方法（以下に説明するような特別なバイアシング考慮事項が該当しうる）で行われるか、又は、非データ保持アニールであることを示す。一部の場合では、この選択は、状況が許す場合に、アニール速度とデータ損失の回避との折衷案でありうる。
【００３８】
トリガフィールドは、様々な決定論的にトリガされるアニールオペレーションか、イベントによりトリガされるアニールオペレーションかの選択を可能にする（そして、全部のアニールオペレーションを無効にする（Ｔｒｉｇｇｅｒ＝１１１））値を含む。図示する特定の実施形態では、トリガフィールドは、３ビットを含むので、８つのトリガリングモードのうちの１つを選択できる。別の実施形態では、追加のビットを設けて、様々なトリガリングモードから独立して選択することを可能にしうる。
【００３９】
設定点フィールド（ＴＳｅｔｐｏｉｎｔ）は、温度設定点の指定を可能にする。異なるアニーリング温度間の交互の選択が望まれる別の実施形態では、複数の温度設定点フィールドが設けられうる。
【００４０】
レジスタ３５０（又は、関連付けられたレジスタ若しくはコンフィグレーション回路）内には、多数の追加の制御値を記録してもよいことに留意されたい。多数の追加の制御値には、次に限定しないが、上述したトリガリング閾値のいずれも含まれる。或いは、任意の又は全ての上述したアニール制御パラメータが、ホストデバイスから受信されるアニールコマンド内に含まれる又はそれと関連付けられる制御フィールドによって示されてもよい。
【００４１】
Ｃ．アニール時のデータ保持
上述したアニール回路実施形態のうちの幾つかの実施形態では、ランタイムオペレーション時に加熱素子の両端間に印加される電圧は、アニールされた構造の状態に所望しない影響を与えてしまうことがある。例えば、不揮発性ストレージアレイ内のワード線（又は制御ゲート）が加熱素子として用いられる場合、アニール電圧はアレイのワード線ドライバ側に現れ、十分に高い場合には、下にある不揮発性ストレージ素子に所望しないプログラミングをしてしまいうる（電荷蓄積層に電荷を引き寄せてしまいうる）。一実施形態では、この所望しないプログラミングは、バルク基板（即ち、アニールされた構造がその中に形成される任意のウェルを含むバルク）を、不揮発性ストレージセル用のゲート−バルク電圧をセルプログラミングングに必要な電位よりも下の電位にまで下げる電位にバイアスすることにより回避される。図９Ａを参照するに、例えば、一実施形態では、バルク３９６は、ワード線１２１の両端に印加される電圧間の実質的に中心の電圧に帯電され（即ち、ＶＢＵＬＫはＶＡとＶＢとの中間に、即ち、ＶＢＵＬＫ＝（ＶＡ＋ＶＢ）／２に設定される）、従って、正のゲート−バルク電圧（ＶＧＢ）を半分にする。この電圧は、半分にされなければ、不揮発性ストレージセル１２３Ａ（本願では、ワード線ドライバ（図示せず）に近接することにより近側ストレージセルと呼ぶ）の両端間に印加されうる。なお、バルクをＶＡ電位（ＶＡはＶＢよりも正であることを前提とする）に帯電させることはオプションでもあり、また、完全に消去されたストレージセルの列においてプログラミングが生じないが、不揮発性ストレージセル１２３Ｂ（遠側ストレージセル）においてワード線の端が接地されることによって、ＶＡとＶＢとの差と大きさにおいて等しい負の電圧が、不揮発性ストレージセル１２３Ｂの両端間に現れることを確実にするように行われうる。従って、アニールオペレーション時にバルクを（ＶＡ＋ＶＢ）／２にバイアスすることにより、均衡が達成され、セル１２３Ａ及び１２３Ｂ間の正及び負の電位の振幅を（ＶＡ＋ＶＢ）／２に設定される。これは、バルクがＶＡ又はＶＢにバイアスされた場合にどちらかのストレージセルの両端間に印加されうる最悪の場合の電位の半分である。説明の便宜上、ＶＡ及びＶＢ電位はそれぞれ２０ボルトと接地であり、バルクは１０ボルトにバイアスされて、１０ボルトより正の又は負の電圧がストレージセル１２３の両端間に印加されないことを確実にし、それにより、１０ボルトより実質的に大きい電位を必要とするプログラム及び消去オペレーションが不注意に発生しないことを保証する。従って、不揮発性ストレージセル１２３内に記憶されるデータは、アニールオペレーション時にも影響を受けないままであるので、ランタイム・アニールオペレーションが有効データを含むメモリの領域において行われることを可能にする。
【００４２】
図９Ｂは、ＮＡＮＤ型フラッシュメモリデバイスの文脈において上述したバルクプログラミング構成配置を示す斜視図であって、各ワード線ＷＬ０−ＷＬ３１に結合される例示的な不揮発性ストレージセルチェーン（別の実施形態ではセルチェーンあたりにより多くの又はより少ない数のワード線があってもよい）と、ソース選択トランジスタ及びドレイン選択トランジスタを制御するための選択ソース線（ＳＳＬ）及び選択ドレイン線（ＳＤＬ）とを示す。図示するように、バルク電圧は、ゲート−バルク電圧（ＶＧＢ）が印加されたアニール電圧（ＶＷＬ＿ＡＮＮＥＡＬ）と接地との中間となるように選択される、又は、より一般的には、各不揮発性セルの両端間のゲート−バルク電圧が、セルプログラム電圧（ＶＰＧＭ）とセル消去電圧（ＶＥＲＡＳＥ）の両方より大きさにおいて実質的に低いように選択される。
【００４３】
図９Ｃは、アニールオペレーション時にワード線（又は他の加熱素子）のどちらかの端に印加されるＶＡ電位とＶＢ電位との中間にバルク電圧を確立するバルクバイアス回路の実施形態を示す。図示するように、抵抗素子３９７ａ及び３９７ｂは、オンチップ又はオフチップで且つアクティブ及び／又はパッシブコンポーネント又はアクティブ及びパッシブコンポーネントの任意の組合せによって実装されてよく、また、抵抗分割構成で結合されてスイッチノード３９８においてＶＡ＋ＶＢ／２を確立する（即ち、素子３９７ａ及び３９７ｂは抵抗が等しいと仮定する）。この構成配置によって、アニールオペレーションがトリガされると（即ち、イネーブル信号Ｅｎ＿Ａｎｎｅａｌがアサートされると）、スイッチ素子３９８（即ち、トランジスタスイッチ若しくはパスゲート、又は任意の他のスイッチ構造）が伝導状態に切替えられて、所望の中間点バイアス電圧（（ＶＡ＋ＶＢ）／２）をバルク３９６に印加する。なお、上記では、素子３９７ａ及び３９８ｂは抵抗が等しいと仮定しているが、このような素子の抵抗値は、デバイスプログラミング電圧又は消去電圧のいずれかに対する許容範囲を増加するために等しくなくともよい。さらに、素子３９７ａ及び／又は３９７ｂの抵抗値は、（例えば、製造時の又はランタイムのレジスタプログラミング、或いは１回限りのプログラミングオペレーションを介して）プログラム的に調整されて所望の分圧器比を確立しうる。より一般的に、バルクバイアス回路は、図示した抵抗−分割手法に限定されない。別の実施形態では、所望のバルクバイアス電圧を生成する任意の回路を用いてよい。
【００４４】
さらに、アニールオペレーション時のデータ損失を緩和する他の手法には、低い印加電圧で所望のアニーリング温度に到達できるように集積回路を構成することが含まれる。例えば、フラッシュメモリチップ（又は他のアニール・イネーブルされた集積回路デバイス）をシリコン・オン・インシュレータ（ＳＯＩ）基板上に構成して、制御ゲートを介する適度な電流でアニールする能力を向上しうる。
【００４５】
Ｄ．アニールオペレーションの効率の確認−ポストアニール全般
アニールオペレーションが行われた後、幾つかの技術を用いて、アニーリングプロセスが成功したか否かを判定しうる。一実施形態では、例えば、アニールされた回路は、通常の使用可能状態に復元され、それにより、他のフェイル／エラー検出機構がその正常動作を保証することができる。例えば、フラッシュメモリデバイスでは、アニールされたブロックは、正常とマーク付けされて、使用可能状態に戻されうる。そのブロックが後のプログラミングで失敗する（又は、ビットエラー又は他の故障を示す）場合、かかるブロックは不良とマーク付けされることが可能であり、また、更なるアニールのための候補としてマーク付けされうる。別個のフラグ（又はカウンタ）を設けて、ブロックが以前にアニールされたことが（又は、全体で又は最後の故障検出から何回のアニールオペレーションが行われたかが）示されうる。こうすれば、ブロックがアニールの後（又は、アニールオペレーションが閾値回数分行われた後）にフェイルすると、かかるブロックは永久的に不良とマーク付けされて、更なるアニールの試みが阻止されうる。なお、この点について、アニールオペレーションは、（例えば、ビットエラー又は他の欠点によって）不良としてマーク付けされたブロックに全般的に行われ、ブロックが修復されるべきかどうかが判定されうる。或いは、アニールオペレーションは、特定のブロックでは省略されてもよく（例えば、ランタイム時にマーク付けされたのではなく工場において不良とマーク付けされたブロック、別個の情報フィールドを設けて、この区別を可能にしうる）、というのは、このような判定はより規模の大きい試験の結果によるものだからである。その一方で、アニールは、「不良」のブロック又はページを修復する試みとして工場での試験の後に用いてもよい。
【００４６】
ＩＶ．特定のアニール回路実施形態の例
図１０、図１１Ａ、及び図１１Ｂは、図１乃至図９の原理及び実施形態に従うアニーリング回路の特定の実施形態を示す。より具体的には、図１０の実施形態では、ワード線１２１は、ワード線ドライバ４０１を介してアクセスされ、また、不揮発性ストレージセル１２３（例えば、フラッシュメモリセル又はＳＯＮＯＳメモリセル）内の損傷した絶縁体をアニールする加熱素子として用いられる。ワード線ドライバ４０１は、Ｍビットアドレス（Ａｄｄｒ）に呼応して２Ｍ−１個のワード線選択信号のうちの１つの信号４０４（図１０にはそのうちの１つの信号しか図示しない）をアサートし（即ち、本例では低くし）、それにより、ワード線ドライバトランジスタ４０５をオンにし、ワード線放電トランジスタ４０６をオフにするデコーダ４０３を含む。このオペレーションにより、オペレーション選択信号４１２（即ち、アニールオペレーション、書込みオペレーション、又は読出しオペレーションが行われるかに応じて個別にアサートされるＥＮ＿ＡＮＮＥＡＬ、ＥＮ＿ＷＲＩＴＥ、ＥＮ＿ＲＥＡＤ）に呼応して電源スイッチ４１１により選択される電圧（ＶＷＬ＿ＡＮＮＥＡＬ、ＶＷＬ＿ＷＲ、又はＶＷＬ＿ＲＤ）が、トランジスタ４０５を介してワード線１２１に印加され、選択されたオペレーションが可能にされる。具体的に、アニールオペレーション時には、ＥＮ＿ＡＮＮＥＡＬがアサートされてアニール電圧（ＶＷＬ＿ＡＮＮＥＡＬ）がワード線１２１に印加され、また、接地−パストランジスタ２４３がオンにされ、それにより、アニーリング電流（ＩＡＮＮＥＡＬ）がワード線１２１を流れ、かかるワード線１２１が加熱される。なお、別の実施形態では、書込み電圧（ＶＷＬ＿ＷＲ）又は読出し電圧（ＶＷＬ＿ＲＤ）がアニーリング電圧として十分でありうるので、電源スイッチ４１１への別個のアニール電圧入力が省略されうる。さらに、アニール電圧（又は、電源スイッチ４１１に供給される任意の電圧）は、上述したようにオンチップで生成されても、オフチップ源から供給されてもよい。さらに、別の実施形態では、他のオンチップ構造（例えば、ビット線又は専用加熱素子）を加熱素子として用いてもよい。
【００４７】
図１１Ａ及び図１１Ｂは、アニーリング電流がワード線１２１のいずれかの側から供給されうる別のオンチップ・アニーリング実施形態４２５を示す。アニーリング回路は、ワード線ドライバ４３１、電源スイッチ４１１、及び図１０を参照して説明したように通常は動作する接地−パストランジスタ２４３、並びに、遠側デコーダ４１５及び遠側ワード線ドライバトランジスタ４２８を含む。ワード線ドライバ４３１内では、アドレスデコーダ４２１のオペレーションは、遠端イネーブル信号（ＥＮ＿ＡＮＮＥＡＬ＿Ｒ）（アニーリング電流をワード線１２１の遠端、即ち、右側から供給することを可能にする）によって選択的に無効及び有効にされる。図１１Ａに示す近側アニールオペレーションを最初に参照するに、デコーダ４２１は、遠端イネーブル信号がデアサートされると複数のワード線選択信号のうちのアドレス選択された信号４０４ａを下げることが可能にされ、それにより、電源スイッチ選択された電圧を、上述したようにトランジスタ４０５を介してワード線１２１に印加する（また、トランジスタ４０６を切る）。同時に、近側アニール・イネーブル信号（ＥＮ＿ＡＮＮＥＡＬ＿Ｌ）がアサートされて、ＶＷＬ＿ＡＮＮＥＡＬがトランジスタ４０５を介してワード線１２１に印加されることが可能となり、また、接地−パストランジスタ２４３がオンに切替えられて、アニーリング電流（ＩＡＮＮＥＡＬ）がワード線１２１を流れ、かかるワード線１２１を加熱する（従って、不揮発性ストレージ素子１２３内の損傷した構造をアニールする）ことが可能となる。
【００４８】
図１１Ｂに示す遠側アニールオペレーションを参照するに、遠側イネーブル信号（ＥＮ＿ＡＮＮＥＡＬ＿Ｒ）がアサートされると、デコーダ４２１が全てのワード線選択信号４０４ａがデアサートされ（上げられ）、それにより、トランジスタ４０６がオンに切替えられて接地パスが供給され、また、トランジスタ４０５がオフに切替えて近側ワード線電圧源をデカップルする。遠側イネーブル信号（ＥＮ＿ＡＮＮＥＡＬ＿Ｒ）はさらに、遠側デコーダ４１５のオペレーションを有効にしうる。これに応じて遠側デコーダ４１５は、複数の遠側ワード線選択信号のうちのアドレス選択された信号４０４ｂをアサートして（即ち、下げて）、遠側ワード線ドライバトランジスタ４２８をオンに切替え、それにより、図示する方向にアニーリング電流を供給する。
【００４９】
Ｖ．コンピュータ可読媒体上に記録される回路表現
なお、本願において開示した様々な回路は、コンピュータ支援型設計ツールを用いて記述され、また、その動作、レジスタ転送、ロジックコンポーネント、トランジスタ、レイアウト形状、及び／又は他の特徴に関して様々なコンピュータ可読媒体において具現化されるデータ及び／又は命令として表現（又は表示）されうる。そのような回路表現が組み込まれうるファイル及び他のオブジェクトには、次に限定しないが、Ｃ、ヴェリログ（Verilog）、及びＶＨＤＬといった動作（behavioral）言語をサポートするフォーマット、ＲＴＬといったレジスタレベルの記述言語をサポートするフォーマット、及び、ＧＤＳＩＩ、ＧＤＳＩＩＩ、ＧＤＳＩＶ、ＣＩＦ、ＭＥＢＥＳといった形状記述言語をサポートするフォーマット、及び任意の他の好適なフォーマット及び言語が含まれる。そのようなフォーマット化されたデータ及び／又は命令がその中に具現化されるコンピュータ可読媒体には、次に限定しないが、様々な形式の不揮発性記憶媒体（例えば、光、磁気、又は半導体記憶媒体）、及び、そのようなフォーマット化されたデータ及び／又は命令を、ワイヤレス、光、又は、有線の信号伝達媒体又は任意のそれらの組合せを介して転送するために用いられうる搬送波が挙げられる。そのようなフォーマット化されたデータ及び／又は命令の搬送波による転送の例には、次に限定しないが、１以上のデータ転送プロトコル（例えば、ＨＴＴＰ、ＦＴＰ、ＳＭＴＰ等）によるインターネット及び／又は他のコンピュータネットワークを介する転送（アップロード、ダウンロード、電子メール等）が挙げられる。
【００５０】
上述した回路のデータ及び／又は命令に基づく表現は、１以上のコンピュータ可読媒体を介してコンピュータシステム内において受信した場合、コンピュータシステム内の処理実体（例えば１以上のプロセッサ）によって、次に限定しないが、ネットリスト生成プログラム、プレイス・アンド・ルートプログラム等の１以上の他のコンピュータプログラムの実行と共に処理されて、そのような回路の物理的な具体物（manifestation）の表現又はイメージを生成しうる。このような表現又はイメージは、後に、例えば、デバイス製造プロセス時に回路の様々なコンポーネントを形成すべく用いられる１以上のマスクを生成することを可能にすることで、デバイス製造において用いられうる。
【００５１】
上述した説明及び添付図面では、本発明の実施形態の十分な理解を与えるべく具体的な用語及び図面記号を記載した。一部の場合では、かかる用語及び記号は、本発明を実施するために必要ではない具体的な詳細を暗示する場合もある。例えば、具体的なビット数、信号経路幅、信号伝達又は動作周波数、コンポーネント回路又はデバイス等のいずれも、別の実施形態では上述したものとは異なってよい。さらに、複数のマルチ導体信号リンクとして図示及び説明する回路素子又は回路ブロック間の相互接続は、或いは、複数のシングル導体信号リンクであってもよく、また、複数のシングル導体信号リンクは、或いは、複数のマルチ導体信号リンクであってもよい。シングルエンドとして図示又は説明する信号又は信号伝達経路は差動であってもよく、また、その反対も同様に可能である。同様に、アクティブハイ又はアクティブローのロジックレベルを有するとして記載又は説明する信号も、別の実施形態では反対のロジックレベルを有しうる。集積回路デバイス内のコンポーネント回路は、金属酸化物半導体（ＭＯＳ）技術、バイポーラ技術、又は、ロジカル及びアナログ回路が実装されうる任意の他の技術を用いて実装されうる。用語に関して、信号がロー又はハイのロジック状態に駆動される（又は、ハイロジック状態に充電される若しくはローロジック状態に放電される）と、信号は「アサートされた」と考え、それにより特定の条件を示す。反対に、信号が、アサートされた状態（ハイ又はローロジック状態、又は、開ドレイン又は開コントローラ状態のように信号駆動回路が高インピーダンス状態に遷移する場合に発生しうるフローティング状態を含む）以外の状態に駆動される（又は充電若しくは放電される）ことを示すべく信号は「デアサートされた」と考える。信号駆動回路は、かかる信号駆動回路が、信号駆動回路と信号受信回路との間に結合される信号線上に信号をアサートする（又は、明示的に述べられるか又は文脈によって示される場合はデアサートする）と信号受信回路に信号を「出力」すると考える。信号線は、信号が信号線上でアサートされると「アクティブにされた」と考え、信号がデアサートされると「非アクティブにされた」と考える。さらに、信号名に付けられる接頭記号「／」は、その信号がアクティブロー信号（即ち、アサートされた状態はロジックロー状態である）であることを示す。信号名の上に線がある場合（例えば、
【数１】
）もアクティブロー信号を示すために用いる。本願にて使用する「結合された」という用語は、直接的な接続と、１以上の介在回路又は回路を介する接続も表す。集積回路デバイスの「プログラミング」には、例えば、次に限定しないが、ホスト命令に呼応してレジスタ又はデバイス内の他のストレージ回路内に制御値をロードしてデバイスの動作面を制御することと、デバイスコンフィグレーションを確立することと、或いは、１回限りのプログラミングオペレーションを介してデバイスの動作面を制御すること（例えば、デバイス製造時にコンフィグレーション回路内のヒューズを飛ばすこと）、及び／又は、１以上の選択されたピン又はデバイスの他のコンタクト構造を基準電圧線に接続して（ストラッピング（strapping）とも呼ばれる）特定のデバイスコンフィギュレーション又はデバイスの動作面を確立することが含まれうる。「例示的な」という用語は、優先傾向又は要件ではなく、例を表すために用いている。
【００５２】
詳細な説明において与えたセクションの見出しは、参照の便宜上与えたに過ぎず、かかるセクションの範囲を定義、限定、制限、又は記述するものではない。さらに、本発明をその具体的な実施形態を参照して説明したが、様々な修正及び変更を本発明の広義の趣旨及び範囲から逸脱することなく行いうることは明らかであろう。例えば、任意の実施形態の特徴又は様態を、少なくとも実施可能である場合に、任意の他の実施形態と組み合わせて又はそれらの対応する特徴又は様態の代わりに用いてもよい。従って、明細書及び図面は、限定的ではなく例示的に解釈されるべきである。
【特許請求の範囲】
【請求項１】
使用に応じた性能劣化を示す複数の構造と、
前記複数の構造に近接して配置され、前記劣化を反転する温度に前記複数の構造を加熱する加熱回路と、
を備える集積回路（ＩＣ）デバイス。
【請求項２】
基板をさらに備え、
性能劣化を示す前記複数の構造は、前記基板内に少なくとも部分的に形成される複数の電界効果トランジスタにおける複数の絶縁素子を含む、請求項１に記載の集積回路デバイス。
【請求項３】
前記複数のトランジスタは、前記複数の絶縁素子により前記基板から隔離される各々の電荷蓄積素子を含む、請求項２に記載の集積回路デバイス。
【請求項４】
前記複数の絶縁素子は、フラッシュメモリセル内の複数の酸化物を含む、請求項２に記載の集積回路デバイス。
【請求項５】
前記複数の構造は、複数のフラッシュメモリセルを含む、請求項１に記載の集積回路デバイス。
【請求項６】
前記加熱回路は、
加熱素子と、
前記加熱素子内を電流が流れることを切替え可能に有効にする電源供給回路と、
を含む、請求項１に記載の集積回路デバイス。
【請求項７】
前記複数の構造は、複数のフラッシュメモリセルを含み、
前記加熱素子は、前記複数のフラッシュメモリセルの各フラッシュメモリセル用の制御ゲートを形成するワード線を含む、請求項６に記載の集積回路デバイス。
【請求項８】
前記電源供給回路は、
前記ワード線の第１の端を第１の電圧ノードに切替え可能に結合する第１のスイッチ素子と、
前記ワード線の第２の端を第２の電圧ノードに切替え可能に結合する第２のスイッチ素子と、
を含み、
前記第１の電圧ノードは、デバイスオペレーション時、電流が第１の方向において前記ワード線を通り流れて該ワード線の温度を上昇させるように前記第２の電圧ノードより高い電位にある、請求項７に記載の集積回路デバイス。
【請求項９】
前記ワード線が前記第１の電圧ノードと前記第２の電圧ノードとの間で切替え可能に結合される間隔における、前記複数のフラッシュメモリセル内に記憶されたデータの損失を阻止する電圧レベルに、前記集積回路デバイスのバルク基板をバイアスする回路をさらに備える、請求項８に記載の集積回路デバイス。
【請求項１０】
前記電源供給回路は、
前記ワード線の前記第１の端を前記第２の電圧ノードに切替え可能に結合する第３のスイッチ素子と、
前記ワード線の前記第２の端を前記第１の電圧ノードに切替え可能に結合する第４のスイッチ素子と、
を含み、
電流が、前記第１の方向とは反対の方向において前記ワード線を通り流れることを有効にする、請求項８に記載の集積回路デバイス。
【請求項１１】
前記第１のスイッチ素子及び前記第２のスイッチ素子を、第１の間隔時に伝導状態に切替え、第２の間隔時に非伝導状態に切替える制御回路をさらに備え、
前記制御回路はさらに、前記第３のスイッチ素子及び前記第４のスイッチ素子を、前記第１の間隔時に非伝導状態に切替え、前記第２の間隔時に伝導状態に切替える、請求項８に記載の集積回路デバイス。
【請求項１２】
前記複数の構造は、複数のストレージセルを含み、
前記加熱素子は、前記複数のストレージセルに結合されるワード線を含む、請求項５に記載の集積回路デバイス。
【請求項１３】
前記複数の構造は、ストレージアレイ内の複数のストレージセルを含み、
前記加熱素子は、前記複数のストレージセルに結合されて、前記複数のストレージセルと前記ストレージアレイの外部にある回路との間のデータ転送を可能にするビット線を含む、請求項５に記載の集積回路デバイス。
【請求項１４】
前記複数の構造は、複数のトランジスタを含み、
前記加熱素子は、選択された時間において前記複数のトランジスタを加熱する専用の伝導素子を含む、請求項５に記載の集積回路デバイス。
【請求項１５】
第１の間隔時に前記加熱回路が前記複数の構造を加熱することを有効にし、第２の間隔時に前記加熱回路が前記複数の構造を加熱することを無効にする制御回路をさらに備える、請求項１に記載の集積回路デバイス。
【請求項１６】
前記制御回路は、前記加熱回路に温度制御信号を出力して、前記複数の構造が加熱される温度を制御する、請求項１５に記載の集積回路デバイス。
【請求項１７】
前記加熱回路は、前記複数の構造が加熱される温度を示す信号を生成する感温素子を含み、
前記制御構造は、前記温度を示す信号が、所望の温度より上又は下の温度を示すことに応じて前記温度制御信号を調整する回路を含む、請求項１６に記載の集積回路デバイス。
【請求項１８】
前記制御回路は、所望の温度を示す設定点値を受信し、
前記制御回路は、前記温度制御信号を、前記設定点値に少なくとも部分的に基づいて生成する、請求項１６に記載の集積回路デバイス。
【請求項１９】
トリガリング閾値に到達したか否かを判定し、前記トリガリング閾値に到達したことを判定したことに呼応して前記加熱回路が前記複数の構造を加熱することを有効にする制御回路をさらに備える、請求項１に記載の集積回路デバイス。
【請求項２０】
使用に応じた性能劣化を示す複数の構造を有する集積回路デバイス内のオペレーション方法であって、
前記集積回路デバイスと一体に形成された加熱素子に電力を供給して、前記劣化を反転する温度に前記複数の構造を加熱する段階を含む方法。
【請求項２１】
加熱素子に電力を供給して、前記劣化を反転する温度に前記複数の構造を加熱する段階は、ワード線の第１の端及び第２の端を、第１の電圧ノード及び第２の電圧ノードに切替え可能に結合して、電流が前記ワード線を通り流れて該ワード線の温度を上昇させることを有効にする段階を含み、
前記ワード線は、加熱される前記複数の構造を構成する複数の不揮発性ストレージセルの制御ゲートを形成する、請求項２０に記載の方法。
【請求項２２】
加熱素子に電力を供給して、前記劣化を反転する温度に前記複数の構造を加熱する段階は、ビット線の第１の端及び第２の端を、第１の電流ノード及び第２の電流ノードに切替え可能に結合して、電流が前記ビット線を通り流れて該ビット線の温度を上昇させることを有効にする段階を含み、
前記ビット線は、加熱される前記複数の構造を構成する複数の不揮発性ストレージセルへのアクセスを与える、請求項２０に記載の方法。
【請求項２３】
加熱素子に電力を供給して、前記劣化を反転する温度に前記複数の構造を加熱する段階は、設定点値に応じて前記温度を制御する段階を含む、請求項２０に記載の方法。
【請求項２４】
加熱素子に電力を供給して、前記劣化を反転する温度に前記複数の構造を加熱する段階は、
前記温度の指示を受信する段階と、
前記温度の前記指示が所望の温度より上又は下の温度を示すことに応じて前記加熱素子への電源供給を調整する段階と、
を含む、請求項２０に記載の方法。
【請求項２５】
加熱素子に電力を供給する段階は、閾値に到達したことの判定に呼応して前記加熱素子を電源に切替え可能に結合する段階を含む、請求項２０に記載の方法。
【請求項２６】
閾値に到達したことの判定に呼応して前記加熱素子を電源に切替え可能に結合する段階は、所定の時間量が経過したことの判定に呼応して前記加熱素子を前記電源に切替え可能に結合する段階を含む、請求項２５に記載の方法。
【請求項２７】
閾値に到達したことの判定に呼応して前記加熱素子を電源に切替え可能に結合する段階は、前記集積回路デバイス内で性能を劣化させるオペレーションが所定回数行われたことの判定に呼応して前記加熱素子を前記電源に切替え可能に結合する段階を含む、請求項２５に記載の方法。
【請求項２８】
加熱素子に電力を供給する段階は、性能劣化を示す条件を検出したことに呼応して前記加熱素子を電源に切替え可能に結合する段階を含む、請求項２０に記載の方法。
【請求項２９】
性能劣化を示す条件を検出したことに呼応して前記加熱素子を電源に切替え可能に結合する段階は、不揮発性ストレージアレイにおける閾値数のビットエラーを検出したことに呼応して前記加熱素子を電源に切替え可能に結合する段階を含む、請求項２８に記載の方法。
【請求項３０】
性能劣化を示す条件を検出したことに呼応して前記加熱素子を電源に切替え可能に結合する段階は、不揮発性ストレージセルにおいてデータをプログラムするために必要なプログラムオペレーションの回数が所定の閾値を超えたことを検出したことに呼応して前記加熱素子を電源に切替え可能に結合する段階を含む、請求項２８に記載の方法。
【請求項３１】
加熱素子に電力を供給する段階は、前記集積回路デバイス内で行われるべき別のオペレーションを検出したことに呼応して前記加熱素子を電源に切替え可能に結合する段階を含む、請求項２０に記載の方法。
【請求項３２】
前記集積回路デバイス内で行われるべき別のオペレーションを検出したことに呼応して前記加熱素子を電源に切替え可能に結合する段階は、前記集積回路デバイスの選択された複数の不揮発性ストレージセル内で消去オペレーションを実行するコマンドに呼応して前記加熱素子を電源に切替え可能に結合する段階を含む、請求項３１に記載の方法。
【請求項３３】
前記加熱素子に電力を供給する間に、前記集積回路デバイスの複数の不揮発性ストレージセルに記憶されたデータの損失を阻止する電圧に前記集積回路デバイスのバルク基板をバイアスする段階をさらに含み、
前記複数の不揮発性ストレージセルは、前記加熱素子により加熱される前記複数の構造を構成する、請求項２０に記載の方法。
【請求項３４】
使用に応じた性能劣化を示す複数の構造と、
前記劣化を反転する温度に前記複数の構造を加熱する手段と、
を備える集積回路デバイス。
【請求項３５】
１以上のコンピュータ可読媒体を含む製品であって、
前記コンピュータ可読媒体は、その内部で具現化され、集積回路デバイスの物理的な実装を記述する情報を有し、
前記情報は、前記集積回路デバイスと一体に形成され、使用に応じた性能劣化を示す複数の構造と、前記集積回路デバイスと一体に形成され、前記複数の構造に近接して配置され、前記劣化を反転する温度に前記複数の構造を加熱する加熱回路との記述を含む、製品。
【請求項１】
使用に応じた性能劣化を示す複数の構造と、
前記複数の構造に近接して配置され、前記劣化を反転する温度に前記複数の構造を加熱する加熱回路と、
を備える集積回路（ＩＣ）デバイス。
【請求項２】
基板をさらに備え、
性能劣化を示す前記複数の構造は、前記基板内に少なくとも部分的に形成される複数の電界効果トランジスタにおける複数の絶縁素子を含む、請求項１に記載の集積回路デバイス。
【請求項３】
前記複数のトランジスタは、前記複数の絶縁素子により前記基板から隔離される各々の電荷蓄積素子を含む、請求項２に記載の集積回路デバイス。
【請求項４】
前記複数の絶縁素子は、フラッシュメモリセル内の複数の酸化物を含む、請求項２に記載の集積回路デバイス。
【請求項５】
前記複数の構造は、複数のフラッシュメモリセルを含む、請求項１に記載の集積回路デバイス。
【請求項６】
前記加熱回路は、
加熱素子と、
前記加熱素子内を電流が流れることを切替え可能に有効にする電源供給回路と、
を含む、請求項１に記載の集積回路デバイス。
【請求項７】
前記複数の構造は、複数のフラッシュメモリセルを含み、
前記加熱素子は、前記複数のフラッシュメモリセルの各フラッシュメモリセル用の制御ゲートを形成するワード線を含む、請求項６に記載の集積回路デバイス。
【請求項８】
前記電源供給回路は、
前記ワード線の第１の端を第１の電圧ノードに切替え可能に結合する第１のスイッチ素子と、
前記ワード線の第２の端を第２の電圧ノードに切替え可能に結合する第２のスイッチ素子と、
を含み、
前記第１の電圧ノードは、デバイスオペレーション時、電流が第１の方向において前記ワード線を通り流れて該ワード線の温度を上昇させるように前記第２の電圧ノードより高い電位にある、請求項７に記載の集積回路デバイス。
【請求項９】
前記ワード線が前記第１の電圧ノードと前記第２の電圧ノードとの間で切替え可能に結合される間隔における、前記複数のフラッシュメモリセル内に記憶されたデータの損失を阻止する電圧レベルに、前記集積回路デバイスのバルク基板をバイアスする回路をさらに備える、請求項８に記載の集積回路デバイス。
【請求項１０】
前記電源供給回路は、
前記ワード線の前記第１の端を前記第２の電圧ノードに切替え可能に結合する第３のスイッチ素子と、
前記ワード線の前記第２の端を前記第１の電圧ノードに切替え可能に結合する第４のスイッチ素子と、
を含み、
電流が、前記第１の方向とは反対の方向において前記ワード線を通り流れることを有効にする、請求項８に記載の集積回路デバイス。
【請求項１１】
前記第１のスイッチ素子及び前記第２のスイッチ素子を、第１の間隔時に伝導状態に切替え、第２の間隔時に非伝導状態に切替える制御回路をさらに備え、
前記制御回路はさらに、前記第３のスイッチ素子及び前記第４のスイッチ素子を、前記第１の間隔時に非伝導状態に切替え、前記第２の間隔時に伝導状態に切替える、請求項８に記載の集積回路デバイス。
【請求項１２】
前記複数の構造は、複数のストレージセルを含み、
前記加熱素子は、前記複数のストレージセルに結合されるワード線を含む、請求項５に記載の集積回路デバイス。
【請求項１３】
前記複数の構造は、ストレージアレイ内の複数のストレージセルを含み、
前記加熱素子は、前記複数のストレージセルに結合されて、前記複数のストレージセルと前記ストレージアレイの外部にある回路との間のデータ転送を可能にするビット線を含む、請求項５に記載の集積回路デバイス。
【請求項１４】
前記複数の構造は、複数のトランジスタを含み、
前記加熱素子は、選択された時間において前記複数のトランジスタを加熱する専用の伝導素子を含む、請求項５に記載の集積回路デバイス。
【請求項１５】
第１の間隔時に前記加熱回路が前記複数の構造を加熱することを有効にし、第２の間隔時に前記加熱回路が前記複数の構造を加熱することを無効にする制御回路をさらに備える、請求項１に記載の集積回路デバイス。
【請求項１６】
前記制御回路は、前記加熱回路に温度制御信号を出力して、前記複数の構造が加熱される温度を制御する、請求項１５に記載の集積回路デバイス。
【請求項１７】
前記加熱回路は、前記複数の構造が加熱される温度を示す信号を生成する感温素子を含み、
前記制御構造は、前記温度を示す信号が、所望の温度より上又は下の温度を示すことに応じて前記温度制御信号を調整する回路を含む、請求項１６に記載の集積回路デバイス。
【請求項１８】
前記制御回路は、所望の温度を示す設定点値を受信し、
前記制御回路は、前記温度制御信号を、前記設定点値に少なくとも部分的に基づいて生成する、請求項１６に記載の集積回路デバイス。
【請求項１９】
トリガリング閾値に到達したか否かを判定し、前記トリガリング閾値に到達したことを判定したことに呼応して前記加熱回路が前記複数の構造を加熱することを有効にする制御回路をさらに備える、請求項１に記載の集積回路デバイス。
【請求項２０】
使用に応じた性能劣化を示す複数の構造を有する集積回路デバイス内のオペレーション方法であって、
前記集積回路デバイスと一体に形成された加熱素子に電力を供給して、前記劣化を反転する温度に前記複数の構造を加熱する段階を含む方法。
【請求項２１】
加熱素子に電力を供給して、前記劣化を反転する温度に前記複数の構造を加熱する段階は、ワード線の第１の端及び第２の端を、第１の電圧ノード及び第２の電圧ノードに切替え可能に結合して、電流が前記ワード線を通り流れて該ワード線の温度を上昇させることを有効にする段階を含み、
前記ワード線は、加熱される前記複数の構造を構成する複数の不揮発性ストレージセルの制御ゲートを形成する、請求項２０に記載の方法。
【請求項２２】
加熱素子に電力を供給して、前記劣化を反転する温度に前記複数の構造を加熱する段階は、ビット線の第１の端及び第２の端を、第１の電流ノード及び第２の電流ノードに切替え可能に結合して、電流が前記ビット線を通り流れて該ビット線の温度を上昇させることを有効にする段階を含み、
前記ビット線は、加熱される前記複数の構造を構成する複数の不揮発性ストレージセルへのアクセスを与える、請求項２０に記載の方法。
【請求項２３】
加熱素子に電力を供給して、前記劣化を反転する温度に前記複数の構造を加熱する段階は、設定点値に応じて前記温度を制御する段階を含む、請求項２０に記載の方法。
【請求項２４】
加熱素子に電力を供給して、前記劣化を反転する温度に前記複数の構造を加熱する段階は、
前記温度の指示を受信する段階と、
前記温度の前記指示が所望の温度より上又は下の温度を示すことに応じて前記加熱素子への電源供給を調整する段階と、
を含む、請求項２０に記載の方法。
【請求項２５】
加熱素子に電力を供給する段階は、閾値に到達したことの判定に呼応して前記加熱素子を電源に切替え可能に結合する段階を含む、請求項２０に記載の方法。
【請求項２６】
閾値に到達したことの判定に呼応して前記加熱素子を電源に切替え可能に結合する段階は、所定の時間量が経過したことの判定に呼応して前記加熱素子を前記電源に切替え可能に結合する段階を含む、請求項２５に記載の方法。
【請求項２７】
閾値に到達したことの判定に呼応して前記加熱素子を電源に切替え可能に結合する段階は、前記集積回路デバイス内で性能を劣化させるオペレーションが所定回数行われたことの判定に呼応して前記加熱素子を前記電源に切替え可能に結合する段階を含む、請求項２５に記載の方法。
【請求項２８】
加熱素子に電力を供給する段階は、性能劣化を示す条件を検出したことに呼応して前記加熱素子を電源に切替え可能に結合する段階を含む、請求項２０に記載の方法。
【請求項２９】
性能劣化を示す条件を検出したことに呼応して前記加熱素子を電源に切替え可能に結合する段階は、不揮発性ストレージアレイにおける閾値数のビットエラーを検出したことに呼応して前記加熱素子を電源に切替え可能に結合する段階を含む、請求項２８に記載の方法。
【請求項３０】
性能劣化を示す条件を検出したことに呼応して前記加熱素子を電源に切替え可能に結合する段階は、不揮発性ストレージセルにおいてデータをプログラムするために必要なプログラムオペレーションの回数が所定の閾値を超えたことを検出したことに呼応して前記加熱素子を電源に切替え可能に結合する段階を含む、請求項２８に記載の方法。
【請求項３１】
加熱素子に電力を供給する段階は、前記集積回路デバイス内で行われるべき別のオペレーションを検出したことに呼応して前記加熱素子を電源に切替え可能に結合する段階を含む、請求項２０に記載の方法。
【請求項３２】
前記集積回路デバイス内で行われるべき別のオペレーションを検出したことに呼応して前記加熱素子を電源に切替え可能に結合する段階は、前記集積回路デバイスの選択された複数の不揮発性ストレージセル内で消去オペレーションを実行するコマンドに呼応して前記加熱素子を電源に切替え可能に結合する段階を含む、請求項３１に記載の方法。
【請求項３３】
前記加熱素子に電力を供給する間に、前記集積回路デバイスの複数の不揮発性ストレージセルに記憶されたデータの損失を阻止する電圧に前記集積回路デバイスのバルク基板をバイアスする段階をさらに含み、
前記複数の不揮発性ストレージセルは、前記加熱素子により加熱される前記複数の構造を構成する、請求項２０に記載の方法。
【請求項３４】
使用に応じた性能劣化を示す複数の構造と、
前記劣化を反転する温度に前記複数の構造を加熱する手段と、
を備える集積回路デバイス。
【請求項３５】
１以上のコンピュータ可読媒体を含む製品であって、
前記コンピュータ可読媒体は、その内部で具現化され、集積回路デバイスの物理的な実装を記述する情報を有し、
前記情報は、前記集積回路デバイスと一体に形成され、使用に応じた性能劣化を示す複数の構造と、前記集積回路デバイスと一体に形成され、前記複数の構造に近接して配置され、前記劣化を反転する温度に前記複数の構造を加熱する加熱回路との記述を含む、製品。
【図１】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図５Ａ】
【図５Ｂ】
【図６Ａ】
【図６Ｂ】
【図７】
【図８】
【図９Ａ】
【図９Ｂ】
【図９Ｃ】
【図１０】
【図１１Ａ】
【図１１Ｂ】
【公表番号】特表２０１０−５１１２６６（Ｐ２０１０−５１１２６６Ａ）
【公表日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願番号】特願２００９−５３９４９５（Ｐ２００９−５３９４９５）
【出願日】平成１９年１１月２９日（２００７．１１．２９）
【国際出願番号】ＰＣＴ／ＵＳ２００７／０８５９７９
【国際公開番号】ＷＯ２００８／０６７４９４
【国際公開日】平成２０年６月５日（２００８．６．５）
【出願人】（５０１０５５９６１）ラムバス・インコーポレーテッド (89)
【Ｆターム（参考）】
【公表日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願日】平成１９年１１月２９日（２００７．１１．２９）
【国際出願番号】ＰＣＴ／ＵＳ２００７／０８５９７９
【国際公開番号】ＷＯ２００８／０６７４９４
【国際公開日】平成２０年６月５日（２００８．６．５）
【出願人】（５０１０５５９６１）ラムバス・インコーポレーテッド (89)
【Ｆターム（参考）】
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