【課題】エピ抵抗や抵抗チップを用いることなく、奇モードのループ発振を抑えること。
【解決手段】本発明は、金属層６０を形成する工程と、複数のＦＥＴそれぞれのゲートフィンガー１４を共通に接続するゲートバスライン２６のパターンのうち一部分を除いたパターンを有するめっき層６４と、一部分の領域を被覆する第２マスク層６６と、をマスクにして金属層６０をパターニングすることで、ゲートバスライン２６を形成する工程と、を有する半導体装置の製造方法である。 （もっと読む）

【課題】半導体装置において、高電圧の配線層とその下方を横切るように配置された抵抗層との間の絶縁膜の耐圧を確保し、この配線層と抵抗層との間で破壊が起きるのを抑制することを目的とする。
【解決手段】第１半導体領域１０に接続され第２半導体領域１１上を通過するように第３配線層２２が配置されている。第３配線層２２と第２半導体領域１１との間に配置される絶縁膜１４内には、一端が第３配線層２２に接続されると共に、他端が第１半導体領域１１よりも電位の低い制御端子１２に接続され、且つ第３配線層２２とＳＯＩ層２との間において第３配線層２２を少なくとも１回以上横切る構成で抵抗層２５が配置されている。この抵抗層２５は、第３配線層２２を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。 （もっと読む）

【課題】ヒューズ（ＦＵＳＥ）を備えた半導体装置の信頼性を向上する。
【解決手段】半導体基板１１の主面上に形成にされた多層配線を構成する層Ｍ１〜Ｍ６のうちの層Ｍ４に設けられた電気溶断型の救済用のヒューズ４ａおよび試験用のヒューズ４ｂと、ヒューズ４ａの近傍であって層Ｍ２および層Ｍ６に設けられた一対の導電板１０ａと、ヒューズ４ｂの近傍であって層Ｍ３および層Ｍ５に設けられた一対の導電板１０ｂとから構成する。ヒューズ４ｂと導電板１０ｂとの間が、ヒューズ４ａと導電板１０ａとの間より近いものとする。 （もっと読む）

【課題】 渦電流や寄生容量の発生を抑制することができ、優れた高周波特性を示す小型の高周波デバイスを提供する。
【解決手段】 開口１４を有する基板１１上の誘電体層１３にバンドパスフィルタＢＰＦを備える。ＢＰＦは例えば第１誘導性素子Ｌ１および第１容量性素子Ｃ１の組と、第２誘導性素子Ｌ２および第２容量性素子Ｃ２の組と、第３誘導性素子Ｌ３および第３容量性素子Ｃ３の組とにより構成されている。開口１４は第１誘導性素子Ｌ１に対向する位置に設けられている。基板１１に対して開口１４を設けることにより第１誘導性素子Ｌ１の直下での寄生容量および渦電流の発生が抑制され、これにより信号損失が低減されてフィルタ回路の特性が向上する。 （もっと読む）

【課題】抵抗値を調整可能な半導体装置をコンパクト化する。
【解決手段】基板接続領域と、外部配線接続領域と、基板接続領域と外部配線接続領域との間に設置される抵抗調整領域とを、１つの電極パッドに形成し、コンパクト化する。電極パッドの抵抗調整領域に対してトリミングを行うことによって、電極パッドの基板接続領域と外部配線接続領域との間の抵抗値を調整することができる。これによって、抵抗値を調整可能な半導体装置をコンパクト化することができる。 （もっと読む）

【課題】耐熱性に優れ、不均一動作が抑制される高周波高出力半導体装置を提供する。
【解決手段】半導体基板上に形成される複数の電界効果トランジスタが並列接続される単位セルを、さらに複数並列接続する半導体装置において、この単位セルを構成する電界効果トランジスタの複数のゲート電極同士を接続するゲートバス配線に接続され、複数の導電層が積層した構造を有するゲートパッド電極と、隣接するゲートパッド電極間同士を接続し、ゲートパッド電極外周部の少なくとも一辺に沿って形成され、ゲートパッド電極を構成する複数の導電層の少なくとも一つの導電層で形成される抵抗体とを有することを特徴とする半導体装置。 （もっと読む）

【課題】本発明は、配線抵抗成分をセンス抵抗として利用しながら、過電流保護回路の検出精度を向上することが可能な半導体装置を提供することを目的とする。
【解決手段】本発明に係る半導体装置は、監視対象となる電流ラインの配線抵抗成分であるセンス抵抗Ｒｓと、センス抵抗Ｒｓでの降下電圧と所定の閾値電圧を比較して過電流保護信号Ｓｏｃｐを生成する過電流保護回路ＯＣＰと、前記電流ラインの形成工程と同一の工程により、他の回路要素から電気的に分離して形成されたダミーラインの配線抵抗成分であって、センス抵抗Ｒｓよりも大きな抵抗値を有するダミー抵抗Ｒｄと；ダミー抵抗Ｒｄの両端に各々接続されたダミーパッドＴ１、Ｔ２と；を集積化して成り、過電流保護回路ＯＣＰは、前記閾値電圧を調整するための閾値電圧調整部を有する構成とされている。 （もっと読む）

【課題】本発明は、電流検出精度の低下を抑制し安定した定電流制御を行う半導体集積回路装置を提供することを目的とする。
【解決手段】第１ＭＯＳトランジスタＭ１と、第２ＭＯＳトランジスタＭ２と、第１演算増幅器２１と、第３ＭＯＳトランジスタＭ３と、第２演算増幅器２２を有し、出力端子の電流を一定に制御する半導体集積回路装置であって、第２ＭＯＳトランジスタのドレイン配線の配線抵抗Ｒ２を位相補償容量Ｃ１と平面位置が同一の領域で位相補償容量を形成した第１層４１と異なる第２層３３に形成し、第１層と第２層との間に位置する第３層３２に、位相補償容量の電極と対向し一定電圧を印加される電極４３を形成した。 （もっと読む）

【課題】高速化を維持しつつ、レイアウトサイズを増大させることなしに配線間スキューを大幅に低減できる半導体集積回路装置の配線方法及び半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置において、第１コンポーネントと第２コンポーネントとを接続する信号線は、電気的に直列に接続された第１、第２、第３及び第４の部分を有する複数の第１の配線と、電気的に接続された第５及び第６の部分を有する複数の第２の配線とが交互に配置されて形成され、第２の部分の抵抗率は第１の抵抗率であり、第１、第３、第４、第５及び第６の部分の抵抗率は第１の抵抗率より低い第２または第３の抵抗率であって、且つ、第２の部分の抵抗値は複数の第１の配線ごとに異なり、複数の第１の配線は、配線長の和が小さい順に所定の位置から奇数番目に配置され、複数の第２の配線は、配線長の和が大きい順に前記所定の位置から偶数番目に配置される。 （もっと読む）

【課題】構造を複雑化させることなく安定した特性が得られ、さらには抵抗素子を含む回路の高集積化を実現できる半導体装置を提供する。
【解決手段】本発明に係る半導体装置は、基板本体（基板）１０Ａと、基板本体１０Ａ上に形成された半導体素子（インバータＩＮＶ１，ＩＮＶ２）と、半導体素子に接続された配線１２１，１２２と、配線１２１，１２２に形成された抵抗素子Ｒ１，Ｒ２とを備えており、配線１２１，１２２が、積層された複数の導電層１３１，１３２を有しており、異なる抵抗値を有する複数の抵抗素子Ｒ１，Ｒ２が、複数の導電層のうち少なくとも一部の導電層を用いて配線１２１，１２２に形成されていることを特徴とする。 （もっと読む）

【課題】高精度の抵抗部を容易に形成する。
【解決手段】基板Ｐ上に電極パッド及び配線パターン２０、２１が設けられる。配線パターンは、電極パッドの表面から樹脂突起の表面を越えて、電極パッドと逆側の方向に延び、且つ逆側において一部の配線諸元を、他の部分と異ならせて抵抗素子Ｒを形成する。 （もっと読む）

【課題】抵抗素子として機能する配線を有し、かつ面積の小さな半導体装置およびその製造方法を提供する。
【解決手段】半導体装置は、半導体基板ＳＢと、半導体基板ＳＢ上に設けられた第２の配線層Ｌ２とを備えている。第２の配線層Ｌ２は、通常の配線ＷＲと、高抵抗配線ＲＥと、通常の配線ＷＲおよび高抵抗配線ＲＥを埋め込む絶縁膜８とを含んでいる。通常の配線ＷＲは、第１の銅部１０Ｗと、第１の銅部１０Ｗの底面側および側面側を覆う第１のバリアメタル膜９Ｗとを有している。高抵抗配線ＲＥは、空洞部ＣＶと、空洞部ＣＶの底面側および側面側を覆う第２のバリアメタル膜１９Ｒとを有している。 （もっと読む）

【課題】周波数特性に優れた、大電力の入力信号に対応できる、高減衰率の減衰器を提供する。
【解決手段】基板上に設けられた減衰器であって、信号の入力側の第１接点とグランドとの間に設けられた第１配線抵抗と、第１接点より信号の出力側の第２接点とグランドとの間に設けられた第２配線抵抗と、第１接点および第２接点の間に設けられた第３配線抵抗と、を備え、第１配線抵抗は、第２配線抵抗と比較して断面積が大きい、減衰器を提供する。 （もっと読む）

【課題】ＥＳＤから出力用のＣＭＯＳ回路を確実に保護することができる半導体装置を提供する。
【解決手段】半導体装置１において、出力パッド６をＮＭＯＳ５のドレインに接続する配線１２に抵抗Ｒを付加する。これにより、出力パッド６からＮＭＯＳ５を経由して低電位電源配線ＶＳＳに至る出力用ＮＭＯＳ経路の抵抗を、保護用ＮＭＯＳ７がスナップバックするような電圧が出力パッド６と低電位電源配線ＶＳＳとの間に印加されたときに、出力用ＮＭＯＳ経路に流れる電流がＮＭＯＳ５の破壊電流よりも小さくなるような値とする。 （もっと読む）

【課題】構造を複雑化させることなく、安定した特性が得られる半導体装置を提供する。
【解決手段】本発明の半導体装置（第１基板）１０は、絶縁層（下地絶縁膜）１１と、前記絶縁層１１上に設けられた薄膜トランジスタ３０と、前記薄膜トランジスタ３０に信号を供給するための配線（走査線）３ａと、前記配線３ａに設けられた抵抗素子１０７とを備え、前記配線３ａは複数層の導電層１３１，１３２，１３３からなり、前記抵抗素子１０７は、前記複数層の導電層のうちの１又は２以上の導電層１３２，１３３を部分的に除去することにより形成されている。 （もっと読む）

【課題】キャパシタの信頼性や品質を確保しつつ、ウェハ工程完了後にキャパシタの容量を調整できる半導体装置を提供する。
【解決手段】容量調整用キャパシタを、同一の半導体基板に対して複数備え、容量調整用キャパシタがパッシベーション膜によって被覆された半導体装置であって、複数の容量調整用キャパシタは、同一層の電極間がそれぞれ層内繋ぎ配線によって連結されて１つのキャパシタブロックを構成しており、層内繋ぎ配線によって連結された各層の電極のうち、少なくとも１層の電極と当該電極間を繋ぐ層内繋ぎ配線とが、同一の導電材料からなる薄膜抵抗体として構成され、薄膜抵抗体のうち、層内繋ぎ配線に相当する部位の少なくとも１箇所に光を選択的に照射して部位を断線させることにより、キャパシタブロックの容量が調整可能である。 （もっと読む）

【課題】スパイラルインダクタの占有面積を小さくし、スパイラルインダクタの外力に対する強度を高める。
【解決手段】本発明に係る半導体装置は、スパイラルインダクタと他の回路が同一の半導体基板上に設けられた半導体装置であって、スパイラルインダクタは、互いに分割された第１の導体膜パターン及び第２の導体膜パターンと、第１の導体膜パターンと第２の導体膜パターンを直列に接続し、第１，第２の導体膜パターンよりも高抵抗である高抵抗配線とを有する。 （もっと読む）

集積回路デバイス（１００）は、使用に応じた性能劣化（例えば、フラッシュメモリセルのトンネル酸化物内で蓄積された欠陥、又は、電荷蓄積層内でトラップされた電荷）を示す構造（１０４）と、構造に近接して配置され、劣化を反転する温度に構造を加熱する加熱回路（１０１）とを備える。メモリデバイスのワード線又はビット線を加熱素子（１０７）として使用する。 （もっと読む）

【課題】精度の高い電流検出装置を得ることが困難であった。
【解決手段】 本発明に従う電流検出装置は、被測定電流が流れる電流通路に接続され且つアルミニウムで形成された電流検出抵抗と、第１及び第２の入力端子を有し且つ第１の入力端子の信号と第２の入力端子の信号との差を示す出力を得るための出力端子を有する増幅器と、電流検出抵抗の一端と増幅器の前記第１の入力端子との間に接続され且つアルミニウムで形成された第１の入力抵抗と、
電流検出抵抗の他端と増幅器の第２の入力端子との間に接続され且つアルミニウム又はアルミニウムで形成された第２の入力抵抗と、増幅器の第２の入力端子と共通電源端子との間に接続された第３の入力抵抗と、増幅器の第１の入力端子と出力端子との間に接続された帰還抵抗とを有している。電流検出抵抗と第１及び第２の入力抵抗とは互いに同一の温度係数を有するので、電流検出精度が向上する。 （もっと読む）

【課題】制御される電流値の合わせ込みが可能で、比較的大きい電流を制御するものであっても組み立て前のウェハ検査を可能とする。
【解決手段】ＩＣ１１のチップ１２に、実使用時に使われるシャント抵抗Ｒｍよりも高抵抗のシャント抵抗Ｒｓを形成する。ウェハ検査ではスイッチ回路ＳＷ１、ＳＷ２をオフ、ＳＷ３、ＳＷ４をオンとし、制御信号生成回路１６にシャント抵抗Ｒｓの両端電圧を入力する。ＩＣ１１の実使用時にはスイッチ回路ＳＷ１、ＳＷ２をオン、ＳＷ３、ＳＷ４をオフとし、制御信号生成回路１６にシャント抵抗Ｒｍの両端電圧を入力する。ウェハ検査の結果、シャント抵抗Ｒｍの抵抗値が目標値に等しい場合、組み立て工程でパッドＰｍとリード電極Ｔｂとを接続し、パッドＰｓをオープンとする。シャント抵抗Ｒｍの抵抗値が目標値よりも高い場合、組み立て工程においてさらにパッドＰｓとリード電極Ｔｂを接続する。 （もっと読む）