半導体装置
【課題】半導体装置において、高電圧の配線層とその下方を横切るように配置された抵抗層との間の絶縁膜の耐圧を確保し、この配線層と抵抗層との間で破壊が起きるのを抑制することを目的とする。
【解決手段】第１半導体領域１０に接続され第２半導体領域１１上を通過するように第３配線層２２が配置されている。第３配線層２２と第２半導体領域１１との間に配置される絶縁膜１４内には、一端が第３配線層２２に接続されると共に、他端が第１半導体領域１１よりも電位の低い制御端子１２に接続され、且つ第３配線層２２とＳＯＩ層２との間において第３配線層２２を少なくとも１回以上横切る構成で抵抗層２５が配置されている。この抵抗層２５は、第３配線層２２を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。
【解決手段】第１半導体領域１０に接続され第２半導体領域１１上を通過するように第３配線層２２が配置されている。第３配線層２２と第２半導体領域１１との間に配置される絶縁膜１４内には、一端が第３配線層２２に接続されると共に、他端が第１半導体領域１１よりも電位の低い制御端子１２に接続され、且つ第３配線層２２とＳＯＩ層２との間において第３配線層２２を少なくとも１回以上横切る構成で抵抗層２５が配置されている。この抵抗層２５は、第３配線層２２を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型の半導体素子を備えた半導体装置に関する。
【背景技術】
【０００２】
従来から、大電流に対応するパワー用の半導体装置として、ＩＧＢＴ(Insulated Gate Bipolar Transistor)やパワーＭＯＳＦＥＴ(Metal
Oxide Semiconductor Filed Effect Transistor) 等が知られている。これら素子では、基板の一方の面にまとめて配置でき、設計自由度が高い横型構造が近年注目されつつある。ところで、このようなパワー用の半導体装置では、数百Ｖ以上の高電圧が印加されると、局所的に電界の集中が起きて、耐圧が低下するといった問題がある。このような横型の半導体装置において、耐圧の低下を抑制する技術としては、例えば、下記特許文献１〜３に示すものが知られている。
【０００３】
特許文献１には、Ｎ-型半導体基板（１１）に形成されたＮ+型第一拡散層（１２）及びＰ+型第二拡散層（１３）からなるダイオ−ドと、このＮ-型半導体基板（１１）表面に形成された絶縁膜（１４）とを備える横型の半導体装置において、第一拡散層（１２）と接続し第二拡散層（１３）上を通過する第一配線層（１５）と、絶縁膜（１４）中に多結晶シリコンからなり第一配線層（１５）下を数度横切るように連続して形成されその両端が第一拡散層（１２）及び第二拡散層（１３）に接続された抵抗体（１７）とを備えた構成が開示されている。そして、特許文献１では、この構成により、抵抗体（１７）の各部分が両端からの距離に応じて一定の電位に固定され、抵抗体（１７）下側で電界が均一に分布されるため、電界の集中が発生しにくくなる。
【０００４】
特許文献２には、ｐ型の高抵抗半導体基板であるｐ基板（１）上に、ソース領域（５）およびドレイン領域（６）となるｎ+ 層と、ソース領域（５）を内包しドレイン領域（６）側にチャネル部を形成するｐベース領域（２）と、ドレイン領域（６）を内包しソース領域（５）側へ拡張形成されたｎ型のｎオフセット領域（３）と、ｎオフセット領域（３）の表面側に形成されたｐ型のｐオフセット領域（４）（ソース電位に固定）と、ｐオフセット領域（４）上に形成されたフィールド酸化膜（８）と、チャネル部上に形成されたゲート酸化膜（７）と、ゲート酸化膜（７）上のゲート電極（９）と、ソース領域（５）上のソース電極（１１）と、ドレイン領域（６）上のドレイン電極（１２）と、層間膜（１３）および保護膜（１４）より構成されるＭＩＳ型半導体装置において、フィールド酸化膜（８）上に、多結晶シリコンで形成された１本の渦巻き状の薄膜層（１０）が配置され、一端がドレイン電極（１２）に、もう一端がソース電極（１１）に接続されている構成が開示されている。そして、この構成により、特許文献２も、渦巻き状の薄膜層（１０）の下の電界が均一に分布されるため、電界の集中が発生しにくくなる。
【０００５】
特許文献３には、ゲート領域（１０２）、ソース領域（１０４）、ドレイン領域（１０５）およびドリフト領域（１０３）上の層間絶縁膜に、渦巻き状の多結晶シリコンやＣｒＳｉ等からなる高耐圧高抵抗素子（１２１）を埋め込み、高耐圧高抵抗素子（１２１）の一端をドレイン電極配線（１１０）に接続し、他端を第１の抵抗接続配線（１２２）を介して接地して構成される半導体装置が開示されている。そして、この構成により、特許文献３においても、高耐圧高抵抗素子（１２１）の下側での電界の集中を発生しにくくしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平６−７７４７０号公報
【特許文献２】特開２００１−４４４３１号公報
【特許文献３】特開２００８−１５３６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述の特許文献１〜３の構成によれば、抵抗層よりも下層側の領域（半導体領域）の電界の集中を抑制することができるという上述の効果は得られるものの、高電位を外部に引き出す配線層（高電圧の配線層）とその下方を横切る抵抗層との間の絶縁膜の耐圧が問題となりうる。例えば、その横切る部分において、抵抗層が高電圧の配線層に近い位置に配置される場合には、高電圧配線層と抵抗層との間の絶縁膜部分の耐圧が確保されず、高電圧の配線層と抵抗層との間で破壊が生じるといった問題があった。
【０００８】
本発明は、上述した課題を解決するためになされたものであり、半導体装置において、高電圧の配線層とその下方を横切るように配置された抵抗層との間の絶縁膜の耐圧を確保し、この配線層と抵抗層との間で破壊が起きるのを抑制することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１の発明は、第１導電型の半導体基板と、前記半導体基板の一方の主面側に形成された第１半導体領域と、前記半導体基板の前記一方の主面側に形成された前記第１半導体領域とは異なる第２半導体領域と、前記第１半導体領域に接続され、前記第２半導体領域上を通過するように配置された配線層と、前記半導体基板の前記一方の主面側を覆い、少なくとも前記配線層と前記第２半導体領域との間に配置される絶縁膜と、一端が前記配線層に接続されると共に、他端が前記第１半導体領域よりも電位の低い端子に接続され、且つ前記配線層と前記半導体基板との間において前記配線層を少なくとも１回以上横切る構成で前記絶縁膜内に配置される抵抗層と、を備え、前記抵抗層は、前記配線層を横切る部位の上面が他の部位（前記配線層を横切らない部位）よりも下方位置となる（配線層と抵抗層との間にある絶縁膜の厚さが厚くなる）ように段差状に形成されていることを特徴とする。
【００１０】
請求項２の発明は、請求項１に記載の半導体装置において、前記抵抗層は、前記半導体基板の前記一方の主面に沿った方向に渦巻き状に構成され、その渦巻き状に構成される前記抵抗層において、前記配線層を横切る部位の上面が他の部位よりも下方位置となる（配線層と抵抗層との間にある絶縁膜の厚さが厚くなる）ように段差状に形成されていることを特徴とする。
【００１１】
請求項３の発明は、請求項１又は請求項２に記載の半導体装置において、前記抵抗層は、前記配線層を横切る位置以外に配置される第１抵抗層と、前記配線層を横切る位置に配置される第２抵抗層とを備え、前記第１抵抗層の上面よりも前記第２抵抗層の上面の方が下方位置に配置されて（配線層と抵抗層との間にある絶縁膜の厚さが厚くなる）いることを特徴とする。
【００１２】
請求項４の発明は、請求項１から請求項３のいずれか一項に記載の半導体装置において、前記抵抗層は、ＣｒＳｉを主体として構成されていることを特徴とする。
【００１３】
請求項５の発明は、請求項１から請求項４のいずれか一項に記載の半導体装置において、前記第１半導体領域は、第１導電型で構成され、前記第２半導体領域は、第２導電型で構成されており、前記第１半導体領域と前記第２半導体領域の間の領域に配置される制御端子をさらに備え、前記制御端子は、前記抵抗層の他端と接続されていることを特徴とする。
【発明の効果】
【００１４】
請求項１の発明に係る半導体装置では、半導体基板の一方の主面側に、第１半導体領域および第２半導体領域が形成されており、この第１半導体領域に接続され第２半導体領域上を通過するように配線層が配置されている。また、配線層と第２半導体領域との間には絶縁膜が配置されている。さらに、この絶縁膜内には、一端が高電位側となる配線層に接続されると共に、他端が第１半導体領域よりも電位の低い端子（低電位側）に接続され、且つ配線層と半導体基板との間において配線層を少なくとも１回以上横切る構成で抵抗層が配置されている。このように、高電位側となる配線層と低電位側となる端子とが抵抗層によって電気的に接続されており、配線層を少なくとも１回以上横切るように抵抗層が配置されているため、配線層に高電圧が印加されても、端子側から配線層側に向かい電位が徐々に高くなる（配線層を横切る回数に応じて電位が階段状に変化する）。このため、局所的に電界が集中し難くなり、耐圧の低下を抑制することができる。
さらに、この抵抗層は、配線層を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。この構成によれば、配線層を横切る部位において、抵抗層と配線層との間の絶縁膜の膜厚を大きく取ることができ、抵抗層と配線層との距離を離すことができるため、絶縁膜の耐圧を確保することができ、この配線層と抵抗層との間で破壊が起きるのを抑制することができる。
【００１５】
請求項２の発明では、抵抗層は、半導体基板の前記一方の主面に沿った方向に渦巻き状に構成され、その渦巻き状に構成される抵抗層において、配線層を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。この構成によれば、抵抗層の渦巻きの巻き数を調整することによって、階段状に変化する電位の落差（各階段の高さ）を制御することができる。すなわち、抵抗層の渦巻きの巻き数を多くすることにより、電位の落差をより小さくすることができ、電界の集中をより効果的に抑えることができる。
【００１６】
請求項３の発明では、抵抗層は、配線層を横切る位置以外に配置される第１抵抗層と、配線層を横切る位置に配置される第２抵抗層とを備えている。そして、第１抵抗層の上面よりも第２抵抗層の上面の方が下方位置に配置されている。このように、抵抗層が第１抵抗層と第２抵抗層とから構成されていれば、第２抵抗層を第１抵抗層よりも半導体基板寄りの所定位置に形成することで、比較的容易に段差を形成することができる。
【００１７】
請求項４の発明では、抵抗層は、ＣｒＳｉを主体として構成されている。このように、抵抗層は、抵抗の温度依存性の変化が小さく比較的抵抗率の大きな金属であるＣｒＳｉを主体として構成されているため、高温で高い抵抗値を維持することができ、発熱損失を抑えることができる。
【００１８】
請求項５の発明では、第１半導体領域は、第１導電型で構成され、第２半導体領域は、第２導電型で構成されており、第１半導体領域と第２半導体領域の間の領域に配置される制御端子をさらに備えている。そして、この制御端子は、抵抗層の他端と接続されている。この構成によれば、制御端子近傍での耐圧の低下をより確実に抑制することができ、例えば、ＩＧＢＴやパワーＭＯＳＦＥＴ等において制御端子近傍に設けられる絶縁膜等の破壊をより抑えることができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、第１実施形態に係る半導体装置を平面視したときの各層の配置関係を概略的に示す説明図である。
【図２】図２は、図１のＡ−Ａ断面概略図である。
【図３】図３は、図１のＢ−Ｂ断面概略図である。
【図４】図４は、第１抵抗層と第２抵抗層との接続の様子を説明する説明図である。
【図５】図５は、第３配線層と第４配線層の配置の様子を説明する説明図である。
【図６】図６は、第２抵抗層に制御端子を兼用した構成を説明する説明図である。
【図７】図７は、図６の構成において、第１抵抗層と第２抵抗層との接続の様子を説明する説明図である。
【図８】図８は、第１実施形態に係る半導体装置をＩＧＢＴに適用した構成を説明する説明図である。
【図９】図９は、第１実施形態の変形例に係る半導体装置の構成概要を示す説明図である。
【図１０】図１０（Ａ）は、第２実施形態に係る半導体装置の構成概要を示す説明図であり、図１０（Ｂ）は、図１０（Ａ）のαで示した領域を拡大した図である。
【図１１】図１１（Ａ）は、第２実施形態に係る半導体装置の構成概要を示す説明図であり、図１１（Ｂ）は、図１１（Ａ）のβで示した領域を拡大した図である。
【図１２】図１２は、第３実施形態に係る半導体装置の構成概要を示す説明図である。
【図１３】図１３は、本発明の各実施形態に係る半導体装置をＬＤＭＯＳに適用した一例を示す説明図である。
【図１４】図１４は、本発明の各実施形態に係る半導体装置をＦＷＤに適用した一例を示す説明図である。
【図１５】図１５は、第１実施形態の変形例に係る半導体装置の構成概要を示す説明図である。
【図１６】図１６は、第１実施形態の変形例に係る半導体装置の構成概要を示す説明図である。
【図１７】図１７は、第１実施形態の変形例に係る半導体装置の構成概要を示す説明図である。
【発明を実施するための形態】
【００２０】
［第１実施形態］
以下、本発明の半導体装置を具現化した第１実施形態について、図面を参照して説明する。
図１は、第１実施形態に係る半導体装置を平面視したときの各層の配置関係を概略的に示す説明図である。図２は、図１のＡ−Ａ断面概略図である。図３は、図１のＢ−Ｂ断面概略図である。図４は、第１抵抗層と第２抵抗層との接続の様子を説明する説明図である。図５は、第３配線層と第４配線層の配置の様子を説明する説明図である。図６は、第２抵抗層に制御端子を兼用した構成を説明する説明図である。図７は、図６の構成において、第１抵抗層と第２抵抗層との接続の様子を説明する説明図である。
【００２１】
図２及び図３に示すように、本実施形態の半導体装置１は、ＩＧＢＴとして構成されるものであり、Ｎ型シリコンにて構成されたＳＯＩ（Silicon On
Insulator）層２とＰ型の支持基板３とが埋込酸化膜４を介して接合されたＳＯＩ基板５を用いて形成されている。本実施形態のＳＯＩ基板５は、例えば、ＳＯＩ層２の厚さを１５μｍ、埋込酸化膜４の厚さを５μｍ、支持基板３の厚さを７００μｍとして構成することができる。なお、ＳＯＩ層２は「第１導電型の半導体基板」の一例に相当する。
【００２２】
ＳＯＩ層２は、Ｎ型のシリコン層としてＳＯＩ基板５の主面側（図２において上側）に配置されており、支持基板３に貼り合わせたシリコン基板を所定の厚さに研磨したり、シリコンを支持基板３上に堆積したりすることによって形成することができる。このＳＯＩ層２は、複数のトレンチ分離部６（すなわち、多重トレンチ）により他の素子と絶縁分離されている。各トレンチ分離部６は、ＳＯＩ層２の表面から埋込酸化膜４に達するトレンチ７とトレンチ７内を充填するように埋め込まれた埋込膜８（例えば、ＳｉＯ2などの酸化膜）とによって構成されている。
【００２３】
ＳＯＩ層２の表層には、第１導電型（Ｎ型）の半導体領域を主体として構成される第１半導体領域１０と、第２導電型（Ｐ型）の半導体領域を主体として構成される第２半導体領域１１と、第１半導体領域１０と第２半導体領域１１との間の領域に配置される制御端子１２（例えば、ゲート端子等）とが形成されている。また、第１半導体領域１０にはコレクタ領域が形成されており、第２半導体領域１１にはエミッタ領域が形成されている。なお、第１半導体領域１０及び第２半導体領域１１は、それぞれ単一の領域から構成されていてもよく、複数の領域から構成されていてもよい。さらに、第１半導体領域１０と第２半導体領域１１との間の領域には、高電圧印加時にＳＯＩ層２と制御端子１２間の破壊を防止するためのＬＯＣＯＳ（Local
Oxidation of Silicon）酸化膜１３が形成されており、このＬＯＣＯＳ酸化膜１３を介して制御端子１２（膜厚３５０ｎｍ±５０ｎｍ）がＳＯＩ層２上に配置されている。なお、図１中の符号１３ａは、ＬＯＣＯＳエッジを示している。また、制御端子１２は、「第１半導体領域よりも電位の低い端子」の一例に相当する。
【００２４】
このＳＯＩ層２上には、さらに当該ＳＯＩ層表面を覆うように、主にＳＯＧ（Spin On Glass）膜とＴＥＯＳ（テトラエトキシシラン）膜とから構成される絶縁膜１４が形成されている。そして、ＳＯＩ層２上には、この絶縁膜１４を間に介してＳＯＩ層２側から順に、第１配線層２０、第２配線層２１、第３配線層２２が形成されている。各配線層はＡｌを主体として構成されている。また、各配線層の厚さは、例えば、第１配線層２０を４５０±５０ｎｍ、第２配線層２１を９００±１００ｎｍ、第３配線層２２を１３００±１３０ｎｍとして構成することができる。絶縁膜１４中にはビア２４、コンタクト２９が貫通形成されており、このビア２４、コンタクト２９によって各配線層が電気的に接続されている。第１配線層２０は、ビア２４、コンタクト２９を介して、第１半導体領域１０及び第２半導体領域１１と電気的に接続されている。なお、積層方向（絶縁膜１４の厚さ方向）の所定位置には、各配線層によって複数の配線パターンが形成されており、第１半導体領域１０と第２半導体領域１１とは異なる配線パターンに接続されて電気的に分離されている。また、第３配線層２２は、図１〜３に示すように、第２半導体領域１１上を通過するように配置されており、第１半導体領域１０に接続されている。さらに、図５に示すように、第３配線層２２と略同一面上に、この第３配線層２２を囲むように第４配線層２３が配置されている。第４配線層２３は第２半導体領域１１に接続されており、第３配線層２２よりも電位が低くなるように設定されている。なお、第３配線層２２は、「第２半導体領域上を通過するように配置された配線層」の一例に相当する。また、図１及び図５では、第１半導体領域１０、第２半導体領域１１及び制御端子１２等を省略して示している。
【００２５】
さらに、絶縁膜１４中には抵抗層２５が設けられており、図１に示すように、ＳＯＩ基板５の主面に沿った方向（ＳＯＩ基板５の面内方向）に渦巻き状に構成されている。この渦巻き状に形成される抵抗層２５の一端（渦巻きの始点）は、第１半導体領域１０と電気的に接続されており、抵抗層２５の他端（渦巻きの終点）は第１半導体領域１０よりも電位の低い端子となる制御端子１２と電気的に接続されている（図示略）。また、この抵抗層２５は、ＣｒＳｉを主体として構成される第１抵抗層２５ａと、第１抵抗層２５ａに接続されると共に第１抵抗層２５ａよりも厚く構成された第２抵抗層２５ｂとから構成されている。図１に示すように、第１抵抗層２５ａは第３配線層２２と重ならない位置に配置されており、抵抗層２５の大部分が第１抵抗層２５aで構成されている。また、図５に示すように、第１抵抗層２５ａは一部が第４配線層２３と重なる位置に配置されている。
【００２６】
そして、第１抵抗層２５ａは、図３に示すように、ＴｉＷ膜２７（膜厚８７．５±１３．５ｎｍ）及びＡｌ膜２８（膜厚２００±５０ｎｍ）を介して第２配線層２１に電気的に接続されている。第１抵抗層２５ａは、高い抵抗値を確保するためにできるだけ薄く形成することが望ましいが、歩留まり性（段差等での断切れによる不具合など）等との兼ね合いから、本実施形態では、例えば、９〜１５ｎｍ程度（好ましくは１２ｎｍ）の厚さで形成されている。
【００２７】
第２抵抗層２５ｂは、図１及び図２に示すように、渦巻き状に構成される抵抗層２５の各周回において、高電位側となる第３配線層２２を横切る位置（すなわち、第３配線層２２と重なる位置）にそれぞれ配置されている。この第２抵抗層２５ｂは、例えば第１配線層２０と兼用することができ（すなわち、第１配線層２０と同じ材質、同じ膜厚で構成することができ）、図１及び図２に示すように、第１配線層２０を第１抵抗層２５ａと接合可能な位置に引き回すことで第２抵抗層２５ｂとして構成することができる。このように構成することで、第２抵抗層２５ｂと第１配線層２０とを同一工程で形成することができ、半導体装置１の製造工程を簡易化できる。
【００２８】
また、第２抵抗層２５ｂは、図４に示すように、第２配線層２１及びビア２４等を介して第１抵抗層２５ａと電気的に接続されている。そして、図４に示すように、抵抗層２５は、第３配線層２２を横切る部位（第２抵抗層２５ａ）の上面が他の部位（第１抵抗層２５ａ）よりも下方位置（すなわち、ＳＯＩ層２寄り）となるように段差状に形成されている。より具体的には、第３配線層２２を横切る各部位での抵抗層２５（第２抵抗層２５ｂ）上に設けられる絶縁膜１４の厚さＨ１は、第３配線層２２を横切らない部位に設けられる抵抗層２５（第１抵抗層２５ａ）上に設けられる絶縁膜１４の厚さＨ２よりも大きくなるように構成されている。
【００２９】
また、図６に示すように、第２抵抗層２５ｂには、制御端子１２を第１抵抗層２５ａと接合可能な位置に引き回して兼用することもできる。この場合、第２抵抗層２５ｂは、図７に示すように、第１配線層２０、第２配線層２１及びビア２４等を介して第１抵抗層２５ａと電気的に接続される。このように、第２抵抗層２５ｂを制御端子１２と同じ材質、同じ膜厚で構成することで、第２抵抗層２５ｂと制御端子１２とを同一工程で形成することができ、半導体装置１の製造工程を簡易化できる。
【００３０】
なお、第２抵抗層２５ｂと第３配線層２２との間は１．３μｍ以上離れていることが好ましく、このように構成することで、第３配線層２２に４５０Ｖ前後の高い電圧が印加されても耐圧の低下をより抑制することができる。
【００３１】
上述のように構成される本実施形態の半導体装置１は、図８のような横型のＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）に適用してもよい。図８は、第１実施形態に係る半導体装置１をＩＧＢＴに適用した一例である。なお、図８は、図１のＢ−Ｂ断面と同様に半導体装置１を切断した断面を表している。
【００３２】
ＩＧＢＴ５０は、図８に示すように、ＳＯＩ層２の表層に、Ｎウェル領域４０と、Ｎウェル領域４０内に形成されるＰ−領域４６と、Ｐ−領域４６内に形成されるＰ＋領域４５とを備えており、Ｐ−領域４６とＰ＋領域４５とはビア２４、コンタクト２９等を介して第３配線層２２と接続されている。また、第３配線層２２には、第２配線層２１及びビア２４等を介して第１抵抗層２５ａの一部（渦巻き状に構成される第１抵抗層２５ａの内側の一部）が接続されている。さらに、ＳＯＩ層２の表層には、２つのＮ領域４１と、各Ｎ領域４１内に形成されるＰ領域４４と、Ｐ領域４４内に形成されるＮ＋領域４２及びＰ＋領域４５とを備え、それぞれ第４配線層２３と接続されている。さらに、Ｐ領域４４は、制御端子１２と接続されているとともに、ビア２４、第１配線層２０及び第２配線層２１等を介して第１抵抗層２５ａの一部（渦巻き状に構成される第１抵抗層２５ａの外側の一部）と接続されている。このように、構成することで、ＩＧＢＴ５０の耐圧の低下を効果的に抑制することができる。
【００３３】
以上説明したように、本第１実施形態に係る半導体装置１では、ＳＯＩ基板５の一方の主面側に、第１半導体領域１０および第２半導体領域１１が形成されており、この第１半導体領域１０に接続され第２半導体領域１１上を通過するように第３配線層２２が配置されている。また、第３配線層２２と第２半導体領域１１との間には絶縁膜１４が配置されている。さらに、この絶縁膜１４内には、一端が高電位側となる第３配線層２２に接続されると共に、他端が第１半導体領域１０よりも電位の低い端子（低電位側）に接続され、且つ第３配線層２２とＳＯＩ層２との間において第３配線層２２を少なくとも１回以上横切る構成で抵抗層２５が配置されている。このように、高電位側となる第３配線層２２と低電位側となる端子とが抵抗層２５によって電気的に接続されており、第３配線層２２を少なくとも１回以上横切るように抵抗層２５が配置されているため、第３配線層２２に高電圧が印加されても、端子側から第３配線層２２側に向かい電位が徐々に高くなる（第３配線層２２を横切る回数に応じて電位が階段状に変化する）。このため、局所的に電界が集中し難くなり、耐圧の低下を抑制することができる。
さらに、この抵抗層２５は、第３配線層２２を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。この構成によれば、第３配線層２２を横切る部位において、抵抗層２５と第３配線層２２との間の絶縁膜１４の膜厚を大きく取ることができ、抵抗層２５と第３配線層２２との距離を離すことができるため、絶縁膜１４の耐圧を確保することができ、この第３配線層２２と抵抗層２５との間で破壊が起きるのを抑制することができる。
【００３４】
また、抵抗層２５は、ＳＯＩ基板５の前記一方の主面に沿った方向に渦巻き状に構成され、その渦巻き状に構成される抵抗層２５において、第３配線層２２を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。この構成によれば、抵抗層２５の渦巻きの巻き数を調整することによって、階段状に変化する電位の落差（各階段の高さ）を制御することができる。すなわち、抵抗層２５の渦巻きの巻き数を多くすることにより、電位の落差をより小さくすることができ、電界の集中をより効果的に抑えることができる。
【００３５】
さらに、抵抗層２５は、第３配線層２２を横切る位置以外に配置される第１抵抗層２５ａと、第３配線層２２を横切る位置に配置される第２抵抗層２５ｂとを備えている。そして、第１抵抗層２５ａの上面よりも第２抵抗層２５ｂの上面の方が下方位置に配置されている。このように、抵抗層２５が第１抵抗層２５ａと第２抵抗層２５ｂとから構成されていれば、第２抵抗層２５ｂを第１抵抗層２５ａよりもＳＯＩ層２寄りの所定位置に形成することで、比較的容易に段差を形成することができる。
【００３６】
また、第１半導体領域１０は、第１導電型で構成され、第２半導体領域１１は、第２導電型で構成されており、第１半導体領域１０と第２半導体領域１１の間の領域に配置される制御端子１２をさらに備えている。そして、この制御端子１２は、抵抗層２５の他端と接続されている。この構成によれば、制御端子１２近傍での耐圧の低下をより確実に抑制することができ、例えば、ＩＧＢＴやパワーＭＯＳＦＥＴ等において制御端子１２近傍に設けられる絶縁膜１４等の破壊をより抑えることができる。
【００３７】
次に、本発明の第１実施形態における変形例に係る半導体装置１について、図９を参照して説明する。本第１実施形態における変形例では、抵抗層２５は、第３配線層２２を横切る部位と他の部位とが共にＣｒＳｉを主体として構成されている点が、上記第１実施形態にて述べた半導体装置１と主に異なる。したがって、第１実施形態の半導体装置１と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。
【００３８】
図９は、第１実施形態の変形例に係る半導体装置１の構成概要を示す説明図である。図９は、図１のＡ−Ａ断面と同様に半導体装置１を切断した断面を表している。第１実施形態の変形例に係る半導体装置１は、上述した第１実施形態と同様に、絶縁膜１４中に抵抗層２５が設けられており、ＳＯＩ基板５の主面に沿った方向（ＳＯＩ基板の面内方向）に渦巻き状に構成されている。この渦巻き状に形成される抵抗層２５の一端（渦巻きの始点）は、第１半導体領域１０に接続されており、抵抗層２５の他端（渦巻きの終点）は第１半導体領域１０よりも電位の低い端子となる制御端子１２に接続されている（図示略）。そして、抵抗層２５はＣｒＳｉを主体として構成されており、図９に示すように、第３配線層２２を横切る各部位が他の部位（すなわち、第３配線層２２を横切らない部位）よりもＳＯＩ層２寄りに形成されている。すなわち、抵抗層２５は、第３配線層２２を横切る各部位の上面が他の部位よりも下方位置となるように段差状に形成されている。より具体的には、第３配線層２２を横切る各部位での抵抗層２５上に設けられる絶縁膜１４の厚さＨ１は、第３配線層２２を横切らない部位に設けられる抵抗層２５上に設けられる絶縁膜１４の厚さＨ２（図３参照）よりも大きくなるように構成されている。
【００３９】
抵抗層２５は、例えば、ＳＯＩ層２の表層に、第１半導体領域１０、第２半導体領域１１、制御端子１２、ＬＯＣＯＳ酸化膜１３及び絶縁膜１４をＰＶＤやＣＶＤなどの方法によって形成した後に、絶縁膜１４の所定部位にエッチングなどの方法によって凹部を形成し、この絶縁膜１４上にＣｒＳｉを主体とした材料を堆積させることで形成することができる。
【００４０】
この構成においても、第３配線層２２を横切る部位において、抵抗層２５と第３配線層２２との間の絶縁膜１４の膜厚を大きく取ることができ、抵抗層２５と第３配線層２２との距離を離すことができるため、絶縁膜１４の耐圧をより確保することができ、この第３配線層２２と抵抗層２５との間で破壊が起きるのをより抑制することができる。
【００４１】
さらに、本変形例では、抵抗層２５は、ＣｒＳｉを主体として構成されている。このように、抵抗層２５は、抵抗の温度依存性の変化が小さく比較的抵抗率の大きな金属であるＣｒＳｉを主体として構成されているため、高温で高い抵抗値を維持することができ、発熱損失を抑えることができる。
【００４２】
［第２実施形態］
次に、本発明の第２実施形態に係る半導体装置１について、図１０及び図１１を用いて説明する。本第２実施形態では、第３配線層２２を横切る部位に設けられる抵抗層２５の形状が、上記第１実施形態にて述べた半導体装置１と主に異なる。したがって、第１実施形態の半導体装置１と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。
【００４３】
図１０（Ａ）は、第２実施形態に係る半導体装置の構成概要を示す説明図であり、図１０（Ｂ）は、図１０（Ａ）のαで示した領域を拡大した図である。図１１（Ａ）は、第２実施形態に係る半導体装置の構成概要を示す説明図であり、図１１（Ｂ）は、図１１（Ａ）のβで示した領域を拡大した図である。
【００４４】
本第２実施形態では、制御端子１２は、例えば、多結晶シリコンを主体として構成されており、さらに、抵抗層２５は、この制御端子１２と同じ材質で構成されている。そして、抵抗層２５は、上述の第１実施形態と同様に、ＳＯＩ基板５の主面に沿った方向（ＳＯＩ基板５の面内方向）に渦巻き状に構成されている。
【００４５】
図１０は、図１のＣ−Ｃ断面から見た本第２実施形態の半導体装置１を表しており、抵抗層２５は、図１０に示すように、第３配線層２２を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。より具体的には、図１０（Ｂ）に示すように、第３配線層２２を横切る各部位での抵抗層２５上に設けられる絶縁膜１４の厚さＨ１は、第３配線層２２を横切らない部位に設けられる抵抗層２５上に設けられる絶縁膜１４の厚さＨ２よりも大きくなるように構成されている。すなわち、第３配線層２２を横切る各部位の絶縁膜１４の厚さＨ１は、段差の高さＨ３だけ、他の部位よりも厚く構成されている。
【００４６】
抵抗層２５は、例えば、制御端子１２と同一工程で、制御端子１２と同じ材料をＬＯＣＯＳ酸化膜１３上に堆積させた後、第３配線層２２を横切る各部位にエッチングなどの方法によって所定の深さの凹部を設けることで形成することができる。
【００４７】
また、抵抗層２５は、図１１に示すように、抵抗層２５の下方に凹みを設けることで、段差状に構成されていてもよい。この場合、例えば、ＬＯＣＯＳ酸化膜１３の所定部位にエッチングなどの方法によって所定の厚さの凹みを設けた後に、制御端子１２と同じ材料を堆積させることで形成することができる。
【００４８】
このように、第２実施形態に係る半導体装置１によれば、ＳＯＩ基板５の一方の主面側に、第１半導体領域１０および第２半導体領域１１が形成されており、この第１半導体領域１０に接続され第２半導体領域１１上を通過するように第３配線層２２が配置されている。また、第３配線層２２と第２半導体領域１１との間には絶縁膜１４が配置されている。さらに、この絶縁膜１４内には、一端が高電位側となる第３配線層２２に接続されると共に、他端が第１半導体領域１０よりも電位の低い端子（低電位側）に接続され、且つ第３配線層２２とＳＯＩ層２との間において第３配線層２２を少なくとも１回以上横切る構成で抵抗層２５が配置されている。このように、高電位側となる第３配線層２２と低電位側となる端子とが抵抗層２５によって電気的に接続されており、第３配線層２２を少なくとも１回以上横切るように抵抗層２５が配置されているため、第３配線層２２に高電圧が印加されても、端子側から第３配線層２２側に向かい電位が徐々に高くなる（第３配線層２２を横切る回数に応じて電位が階段状に変化する）。このため、局所的に電界が集中し難くなり、耐圧の低下を抑制することができる。
さらに、この抵抗層２５は、第３配線層２２を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。この構成によれば、第３配線層２２を横切る部位において、抵抗層２５と第３配線層２２との間の絶縁膜１４の膜厚を大きく取ることができ、抵抗層２５と第３配線層２２との距離を離すことができるため、絶縁膜１４の耐圧を確保することができ、この第３配線層２２と抵抗層２５との間で破壊が起きるのを抑制することができる。
【００４９】
また、抵抗層２５は、ＳＯＩ基板５の前記一方の主面に沿った方向に渦巻き状に構成され、その渦巻き状に構成される抵抗層２５において、第３配線層２２を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。この構成によれば、抵抗層２５の渦巻きの巻き数を調整することによって、階段状に変化する電位の落差（各階段の高さ）を制御することができる。すなわち、抵抗層２５の渦巻きの巻き数を多くすることにより、電位の落差をより小さくすることができ、電界の集中をより効果的に抑えることができる。
【００５０】
［第３実施形態］
次に、本発明の第３実施形態に係る半導体装置１について、図１２を参照して説明する。本第３実施形態では、トリミング用抵抗素子６０をさらに備える点が上記第１実施形態にて述べた半導体装置１と主に異なる。したがって、第１実施形態の半導体装置１と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。
【００５１】
図１２は、第３実施形態に係る半導体装置１の構成概要を示す説明図である。なお、図１２は、図１のＢ−Ｂ断面と同様に半導体装置１を切断した断面を表している。第３実施形態の半導体装置１では、レーザビームを照射するなどの方法によってトリミングにより抵抗値を調整可能なトリミング用抵抗素子６０を備えている。そして、トリミング用抵抗素子６０は、ＣｒＳｉを主体として構成されており、第１抵抗層２５ａと同一面上に形成されている。
【００５２】
このように、第３実施形態に係る半導体装置１によれば、第１抵抗層２５ａの少なくとも一部とトリミング用抵抗素子６０とを共通の材料で構成することができるため、第１抵抗層２５ａとトリミング用抵抗素子６０との製造工程（成膜プロセス）を共通化することで半導体装置１の製造工程を簡易化でき、製造コストを抑えることができる。
【００５３】
［他の実施形態］
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
【００５４】
上記各実施形態では、半導体装置１をＩＧＢＴ５０に適用した例を示したが、これに限らず、ＬＤＭＯＳ（横方向拡散ＭＯＳトランジスタ）、ＦＷＤ（フリーホイールダイオード）等に適用することができる。図１３は、本発明の半導体装置１をＬＤＭＯＳ５２に適用した一例を示している。図１３に示すように、ＬＤＭＯＳ５２は、ＳＯＩ層２の表層に、Ｎウェル領域４０と、Ｎウェル領域４０内に形成されるＮ−領域４３と、Ｎ−領域４３内に形成されるＮ＋領域４２とを備えており、Ｎ−領域４３とＮ＋領域４２とはビア２４を介して第３配線層２２と接続されている。また、第３配線層２２には、第２配線層２１及びビア２４を介して第１抵抗層２５ａの一部（渦巻き状に構成される第１抵抗層２５ａの内側の一部）が接続されている。さらに、ＳＯＩ層２の表層には、Ｐ領域４４と、Ｐ領域４４に隣接して形成されるＰ−領域４６と、Ｐ−領域４６内に形成されるＰ＋領域４５と、Ｐ−領域４６内にＰ＋領域４５と隣接して形成されるＮ＋領域４２とを備え、Ｐ＋領域４５は第４配線層２３と接続されている。また、Ｐ＋領域４５はビア２４、第１配線層２０及び第２配線層２１を介して第１抵抗層２５ａの一部（渦巻き状に構成される第１抵抗層２５ａの外側の一部）と接続されている。このように構成することで、ＬＤＭＯＳ５２の耐圧の低下を効果的に抑制することができる。
【００５５】
また、図１４は、本発明の半導体装置１をＦＷＤ５４に適用した一例を示している。図１４に示すように、ＦＷＤ５４は、ＳＯＩ層２の表層に、Ｎウェル領域４０と、Ｎウェル領域４０内に形成される２つのＮ＋領域４２と、Ｎウェル領域４０内に形成される２つのＮ＋領域４２の間に形成されるＰ＋領域４５とを備えており、２つのＮ＋領域４２及びＰ＋領域４５は、ビア２４を介して第３配線層２２と接続されている。また、第３配線層２２には、第２配線層２１及びビア２４を介して第１抵抗層２５ａの一部（渦巻き状に構成される第１抵抗層２５ａの内側の一部）が接続されている。さらに、ＳＯＩ層２の表層には、Ｐ領域４４と、Ｐ領域４４に隣接して形成されるＰ−領域４６と、Ｐ−領域４６内に形成されるＰ＋領域４５とを備え、Ｐ−領域４６は第４配線層２３と接続されている。また、Ｐ−領域４６はビア２４、第１配線層２０及び第２配線層２１を介して第１抵抗層２５ａの一部（渦巻き状に構成される第１抵抗層２５ａの外側の一部）と接続されている。このように構成することで、ＦＷＤ５４の耐圧の低下を効果的に抑制することができる。
【００５６】
上記第１実施形態において、第３配線層２２を横切る部位における第３配線層２２と抵抗層２５との間にある絶縁膜１４の厚さを、第３配線層２２を横切らない部位よりも厚くする構成は、上記に限定されず、例えば、図１５〜１７に示す構成としてもよい。なお、図１５〜１７は、図１のＣ−Ｃ断面と同様に半導体装置１を切断した断面を表している。図１５に示すように、第２抵抗層２５ｂに制御端子１２を引き回して兼用し、第３配線層２２を横切る部位を避けるように、第１配線層２０、第２配線層２１等を配置することで、抵抗層２５と第３配線層２２との間の絶縁膜１４の膜厚を大きく取ることができる。また、図１６に示すように、第２抵抗層２５ｂに第１配線層２０を引き回して兼用し、第３配線層２２を横切る部位を避けるように、第２配線層２１等を配置する構成としてもよい。さらに、図１７に示すように、抵抗層２５において、第３配線層２２を横切る部位と他の部位とを共にＣｒＳｉを主体として構成し、第３配線層２２を横切る部位の下方に凹みを設け段差状にすることによっても、この部位での抵抗層２５と第３配線層２２との間の絶縁膜１４の膜厚を大きく取ることができる。
【符号の説明】
【００５７】
１…半導体装置
２…ＳＯＩ層（第１導電型の半導体基板）
３…支持基板
４…埋込酸化膜
５…ＳＯＩ基板
６…トレンチ分離部
７…トレンチ
８…埋込膜
１０…第１半導体領域
１１…第２半導体領域
１２…制御端子
１３…ＬＯＣＯＳ酸化膜
１３ａ…ＬＯＣＯＳエッジ
１４…絶縁膜
２０…第１配線層
２１…第２配線層
２２…第３配線層（配線層）
２３…第４配線層
２４…ビア
２５…抵抗層
２５ａ…第１抵抗層
２５ｂ…第２抵抗層
２７…ＴｉＷ膜
２８…Ａｌ膜
２９…コンタクト
４０…Ｎウェル領域
４１…Ｎ領域
４２…Ｎ＋領域
４３…Ｎ−領域
４４…Ｐ領域
４５…Ｐ＋領域
４６…Ｐ−領域
５０…ＩＧＢＴ
５２…ＬＤＭＯＳ
５４…ＦＷＤ
６０…トリミング用抵抗素子
【技術分野】
【０００１】
本発明は、横型の半導体素子を備えた半導体装置に関する。
【背景技術】
【０００２】
従来から、大電流に対応するパワー用の半導体装置として、ＩＧＢＴ(Insulated Gate Bipolar Transistor)やパワーＭＯＳＦＥＴ(Metal
Oxide Semiconductor Filed Effect Transistor) 等が知られている。これら素子では、基板の一方の面にまとめて配置でき、設計自由度が高い横型構造が近年注目されつつある。ところで、このようなパワー用の半導体装置では、数百Ｖ以上の高電圧が印加されると、局所的に電界の集中が起きて、耐圧が低下するといった問題がある。このような横型の半導体装置において、耐圧の低下を抑制する技術としては、例えば、下記特許文献１〜３に示すものが知られている。
【０００３】
特許文献１には、Ｎ-型半導体基板（１１）に形成されたＮ+型第一拡散層（１２）及びＰ+型第二拡散層（１３）からなるダイオ−ドと、このＮ-型半導体基板（１１）表面に形成された絶縁膜（１４）とを備える横型の半導体装置において、第一拡散層（１２）と接続し第二拡散層（１３）上を通過する第一配線層（１５）と、絶縁膜（１４）中に多結晶シリコンからなり第一配線層（１５）下を数度横切るように連続して形成されその両端が第一拡散層（１２）及び第二拡散層（１３）に接続された抵抗体（１７）とを備えた構成が開示されている。そして、特許文献１では、この構成により、抵抗体（１７）の各部分が両端からの距離に応じて一定の電位に固定され、抵抗体（１７）下側で電界が均一に分布されるため、電界の集中が発生しにくくなる。
【０００４】
特許文献２には、ｐ型の高抵抗半導体基板であるｐ基板（１）上に、ソース領域（５）およびドレイン領域（６）となるｎ+ 層と、ソース領域（５）を内包しドレイン領域（６）側にチャネル部を形成するｐベース領域（２）と、ドレイン領域（６）を内包しソース領域（５）側へ拡張形成されたｎ型のｎオフセット領域（３）と、ｎオフセット領域（３）の表面側に形成されたｐ型のｐオフセット領域（４）（ソース電位に固定）と、ｐオフセット領域（４）上に形成されたフィールド酸化膜（８）と、チャネル部上に形成されたゲート酸化膜（７）と、ゲート酸化膜（７）上のゲート電極（９）と、ソース領域（５）上のソース電極（１１）と、ドレイン領域（６）上のドレイン電極（１２）と、層間膜（１３）および保護膜（１４）より構成されるＭＩＳ型半導体装置において、フィールド酸化膜（８）上に、多結晶シリコンで形成された１本の渦巻き状の薄膜層（１０）が配置され、一端がドレイン電極（１２）に、もう一端がソース電極（１１）に接続されている構成が開示されている。そして、この構成により、特許文献２も、渦巻き状の薄膜層（１０）の下の電界が均一に分布されるため、電界の集中が発生しにくくなる。
【０００５】
特許文献３には、ゲート領域（１０２）、ソース領域（１０４）、ドレイン領域（１０５）およびドリフト領域（１０３）上の層間絶縁膜に、渦巻き状の多結晶シリコンやＣｒＳｉ等からなる高耐圧高抵抗素子（１２１）を埋め込み、高耐圧高抵抗素子（１２１）の一端をドレイン電極配線（１１０）に接続し、他端を第１の抵抗接続配線（１２２）を介して接地して構成される半導体装置が開示されている。そして、この構成により、特許文献３においても、高耐圧高抵抗素子（１２１）の下側での電界の集中を発生しにくくしている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平６−７７４７０号公報
【特許文献２】特開２００１−４４４３１号公報
【特許文献３】特開２００８−１５３６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上述の特許文献１〜３の構成によれば、抵抗層よりも下層側の領域（半導体領域）の電界の集中を抑制することができるという上述の効果は得られるものの、高電位を外部に引き出す配線層（高電圧の配線層）とその下方を横切る抵抗層との間の絶縁膜の耐圧が問題となりうる。例えば、その横切る部分において、抵抗層が高電圧の配線層に近い位置に配置される場合には、高電圧配線層と抵抗層との間の絶縁膜部分の耐圧が確保されず、高電圧の配線層と抵抗層との間で破壊が生じるといった問題があった。
【０００８】
本発明は、上述した課題を解決するためになされたものであり、半導体装置において、高電圧の配線層とその下方を横切るように配置された抵抗層との間の絶縁膜の耐圧を確保し、この配線層と抵抗層との間で破壊が起きるのを抑制することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、請求項１の発明は、第１導電型の半導体基板と、前記半導体基板の一方の主面側に形成された第１半導体領域と、前記半導体基板の前記一方の主面側に形成された前記第１半導体領域とは異なる第２半導体領域と、前記第１半導体領域に接続され、前記第２半導体領域上を通過するように配置された配線層と、前記半導体基板の前記一方の主面側を覆い、少なくとも前記配線層と前記第２半導体領域との間に配置される絶縁膜と、一端が前記配線層に接続されると共に、他端が前記第１半導体領域よりも電位の低い端子に接続され、且つ前記配線層と前記半導体基板との間において前記配線層を少なくとも１回以上横切る構成で前記絶縁膜内に配置される抵抗層と、を備え、前記抵抗層は、前記配線層を横切る部位の上面が他の部位（前記配線層を横切らない部位）よりも下方位置となる（配線層と抵抗層との間にある絶縁膜の厚さが厚くなる）ように段差状に形成されていることを特徴とする。
【００１０】
請求項２の発明は、請求項１に記載の半導体装置において、前記抵抗層は、前記半導体基板の前記一方の主面に沿った方向に渦巻き状に構成され、その渦巻き状に構成される前記抵抗層において、前記配線層を横切る部位の上面が他の部位よりも下方位置となる（配線層と抵抗層との間にある絶縁膜の厚さが厚くなる）ように段差状に形成されていることを特徴とする。
【００１１】
請求項３の発明は、請求項１又は請求項２に記載の半導体装置において、前記抵抗層は、前記配線層を横切る位置以外に配置される第１抵抗層と、前記配線層を横切る位置に配置される第２抵抗層とを備え、前記第１抵抗層の上面よりも前記第２抵抗層の上面の方が下方位置に配置されて（配線層と抵抗層との間にある絶縁膜の厚さが厚くなる）いることを特徴とする。
【００１２】
請求項４の発明は、請求項１から請求項３のいずれか一項に記載の半導体装置において、前記抵抗層は、ＣｒＳｉを主体として構成されていることを特徴とする。
【００１３】
請求項５の発明は、請求項１から請求項４のいずれか一項に記載の半導体装置において、前記第１半導体領域は、第１導電型で構成され、前記第２半導体領域は、第２導電型で構成されており、前記第１半導体領域と前記第２半導体領域の間の領域に配置される制御端子をさらに備え、前記制御端子は、前記抵抗層の他端と接続されていることを特徴とする。
【発明の効果】
【００１４】
請求項１の発明に係る半導体装置では、半導体基板の一方の主面側に、第１半導体領域および第２半導体領域が形成されており、この第１半導体領域に接続され第２半導体領域上を通過するように配線層が配置されている。また、配線層と第２半導体領域との間には絶縁膜が配置されている。さらに、この絶縁膜内には、一端が高電位側となる配線層に接続されると共に、他端が第１半導体領域よりも電位の低い端子（低電位側）に接続され、且つ配線層と半導体基板との間において配線層を少なくとも１回以上横切る構成で抵抗層が配置されている。このように、高電位側となる配線層と低電位側となる端子とが抵抗層によって電気的に接続されており、配線層を少なくとも１回以上横切るように抵抗層が配置されているため、配線層に高電圧が印加されても、端子側から配線層側に向かい電位が徐々に高くなる（配線層を横切る回数に応じて電位が階段状に変化する）。このため、局所的に電界が集中し難くなり、耐圧の低下を抑制することができる。
さらに、この抵抗層は、配線層を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。この構成によれば、配線層を横切る部位において、抵抗層と配線層との間の絶縁膜の膜厚を大きく取ることができ、抵抗層と配線層との距離を離すことができるため、絶縁膜の耐圧を確保することができ、この配線層と抵抗層との間で破壊が起きるのを抑制することができる。
【００１５】
請求項２の発明では、抵抗層は、半導体基板の前記一方の主面に沿った方向に渦巻き状に構成され、その渦巻き状に構成される抵抗層において、配線層を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。この構成によれば、抵抗層の渦巻きの巻き数を調整することによって、階段状に変化する電位の落差（各階段の高さ）を制御することができる。すなわち、抵抗層の渦巻きの巻き数を多くすることにより、電位の落差をより小さくすることができ、電界の集中をより効果的に抑えることができる。
【００１６】
請求項３の発明では、抵抗層は、配線層を横切る位置以外に配置される第１抵抗層と、配線層を横切る位置に配置される第２抵抗層とを備えている。そして、第１抵抗層の上面よりも第２抵抗層の上面の方が下方位置に配置されている。このように、抵抗層が第１抵抗層と第２抵抗層とから構成されていれば、第２抵抗層を第１抵抗層よりも半導体基板寄りの所定位置に形成することで、比較的容易に段差を形成することができる。
【００１７】
請求項４の発明では、抵抗層は、ＣｒＳｉを主体として構成されている。このように、抵抗層は、抵抗の温度依存性の変化が小さく比較的抵抗率の大きな金属であるＣｒＳｉを主体として構成されているため、高温で高い抵抗値を維持することができ、発熱損失を抑えることができる。
【００１８】
請求項５の発明では、第１半導体領域は、第１導電型で構成され、第２半導体領域は、第２導電型で構成されており、第１半導体領域と第２半導体領域の間の領域に配置される制御端子をさらに備えている。そして、この制御端子は、抵抗層の他端と接続されている。この構成によれば、制御端子近傍での耐圧の低下をより確実に抑制することができ、例えば、ＩＧＢＴやパワーＭＯＳＦＥＴ等において制御端子近傍に設けられる絶縁膜等の破壊をより抑えることができる。
【図面の簡単な説明】
【００１９】
【図１】図１は、第１実施形態に係る半導体装置を平面視したときの各層の配置関係を概略的に示す説明図である。
【図２】図２は、図１のＡ−Ａ断面概略図である。
【図３】図３は、図１のＢ−Ｂ断面概略図である。
【図４】図４は、第１抵抗層と第２抵抗層との接続の様子を説明する説明図である。
【図５】図５は、第３配線層と第４配線層の配置の様子を説明する説明図である。
【図６】図６は、第２抵抗層に制御端子を兼用した構成を説明する説明図である。
【図７】図７は、図６の構成において、第１抵抗層と第２抵抗層との接続の様子を説明する説明図である。
【図８】図８は、第１実施形態に係る半導体装置をＩＧＢＴに適用した構成を説明する説明図である。
【図９】図９は、第１実施形態の変形例に係る半導体装置の構成概要を示す説明図である。
【図１０】図１０（Ａ）は、第２実施形態に係る半導体装置の構成概要を示す説明図であり、図１０（Ｂ）は、図１０（Ａ）のαで示した領域を拡大した図である。
【図１１】図１１（Ａ）は、第２実施形態に係る半導体装置の構成概要を示す説明図であり、図１１（Ｂ）は、図１１（Ａ）のβで示した領域を拡大した図である。
【図１２】図１２は、第３実施形態に係る半導体装置の構成概要を示す説明図である。
【図１３】図１３は、本発明の各実施形態に係る半導体装置をＬＤＭＯＳに適用した一例を示す説明図である。
【図１４】図１４は、本発明の各実施形態に係る半導体装置をＦＷＤに適用した一例を示す説明図である。
【図１５】図１５は、第１実施形態の変形例に係る半導体装置の構成概要を示す説明図である。
【図１６】図１６は、第１実施形態の変形例に係る半導体装置の構成概要を示す説明図である。
【図１７】図１７は、第１実施形態の変形例に係る半導体装置の構成概要を示す説明図である。
【発明を実施するための形態】
【００２０】
［第１実施形態］
以下、本発明の半導体装置を具現化した第１実施形態について、図面を参照して説明する。
図１は、第１実施形態に係る半導体装置を平面視したときの各層の配置関係を概略的に示す説明図である。図２は、図１のＡ−Ａ断面概略図である。図３は、図１のＢ−Ｂ断面概略図である。図４は、第１抵抗層と第２抵抗層との接続の様子を説明する説明図である。図５は、第３配線層と第４配線層の配置の様子を説明する説明図である。図６は、第２抵抗層に制御端子を兼用した構成を説明する説明図である。図７は、図６の構成において、第１抵抗層と第２抵抗層との接続の様子を説明する説明図である。
【００２１】
図２及び図３に示すように、本実施形態の半導体装置１は、ＩＧＢＴとして構成されるものであり、Ｎ型シリコンにて構成されたＳＯＩ（Silicon On
Insulator）層２とＰ型の支持基板３とが埋込酸化膜４を介して接合されたＳＯＩ基板５を用いて形成されている。本実施形態のＳＯＩ基板５は、例えば、ＳＯＩ層２の厚さを１５μｍ、埋込酸化膜４の厚さを５μｍ、支持基板３の厚さを７００μｍとして構成することができる。なお、ＳＯＩ層２は「第１導電型の半導体基板」の一例に相当する。
【００２２】
ＳＯＩ層２は、Ｎ型のシリコン層としてＳＯＩ基板５の主面側（図２において上側）に配置されており、支持基板３に貼り合わせたシリコン基板を所定の厚さに研磨したり、シリコンを支持基板３上に堆積したりすることによって形成することができる。このＳＯＩ層２は、複数のトレンチ分離部６（すなわち、多重トレンチ）により他の素子と絶縁分離されている。各トレンチ分離部６は、ＳＯＩ層２の表面から埋込酸化膜４に達するトレンチ７とトレンチ７内を充填するように埋め込まれた埋込膜８（例えば、ＳｉＯ2などの酸化膜）とによって構成されている。
【００２３】
ＳＯＩ層２の表層には、第１導電型（Ｎ型）の半導体領域を主体として構成される第１半導体領域１０と、第２導電型（Ｐ型）の半導体領域を主体として構成される第２半導体領域１１と、第１半導体領域１０と第２半導体領域１１との間の領域に配置される制御端子１２（例えば、ゲート端子等）とが形成されている。また、第１半導体領域１０にはコレクタ領域が形成されており、第２半導体領域１１にはエミッタ領域が形成されている。なお、第１半導体領域１０及び第２半導体領域１１は、それぞれ単一の領域から構成されていてもよく、複数の領域から構成されていてもよい。さらに、第１半導体領域１０と第２半導体領域１１との間の領域には、高電圧印加時にＳＯＩ層２と制御端子１２間の破壊を防止するためのＬＯＣＯＳ（Local
Oxidation of Silicon）酸化膜１３が形成されており、このＬＯＣＯＳ酸化膜１３を介して制御端子１２（膜厚３５０ｎｍ±５０ｎｍ）がＳＯＩ層２上に配置されている。なお、図１中の符号１３ａは、ＬＯＣＯＳエッジを示している。また、制御端子１２は、「第１半導体領域よりも電位の低い端子」の一例に相当する。
【００２４】
このＳＯＩ層２上には、さらに当該ＳＯＩ層表面を覆うように、主にＳＯＧ（Spin On Glass）膜とＴＥＯＳ（テトラエトキシシラン）膜とから構成される絶縁膜１４が形成されている。そして、ＳＯＩ層２上には、この絶縁膜１４を間に介してＳＯＩ層２側から順に、第１配線層２０、第２配線層２１、第３配線層２２が形成されている。各配線層はＡｌを主体として構成されている。また、各配線層の厚さは、例えば、第１配線層２０を４５０±５０ｎｍ、第２配線層２１を９００±１００ｎｍ、第３配線層２２を１３００±１３０ｎｍとして構成することができる。絶縁膜１４中にはビア２４、コンタクト２９が貫通形成されており、このビア２４、コンタクト２９によって各配線層が電気的に接続されている。第１配線層２０は、ビア２４、コンタクト２９を介して、第１半導体領域１０及び第２半導体領域１１と電気的に接続されている。なお、積層方向（絶縁膜１４の厚さ方向）の所定位置には、各配線層によって複数の配線パターンが形成されており、第１半導体領域１０と第２半導体領域１１とは異なる配線パターンに接続されて電気的に分離されている。また、第３配線層２２は、図１〜３に示すように、第２半導体領域１１上を通過するように配置されており、第１半導体領域１０に接続されている。さらに、図５に示すように、第３配線層２２と略同一面上に、この第３配線層２２を囲むように第４配線層２３が配置されている。第４配線層２３は第２半導体領域１１に接続されており、第３配線層２２よりも電位が低くなるように設定されている。なお、第３配線層２２は、「第２半導体領域上を通過するように配置された配線層」の一例に相当する。また、図１及び図５では、第１半導体領域１０、第２半導体領域１１及び制御端子１２等を省略して示している。
【００２５】
さらに、絶縁膜１４中には抵抗層２５が設けられており、図１に示すように、ＳＯＩ基板５の主面に沿った方向（ＳＯＩ基板５の面内方向）に渦巻き状に構成されている。この渦巻き状に形成される抵抗層２５の一端（渦巻きの始点）は、第１半導体領域１０と電気的に接続されており、抵抗層２５の他端（渦巻きの終点）は第１半導体領域１０よりも電位の低い端子となる制御端子１２と電気的に接続されている（図示略）。また、この抵抗層２５は、ＣｒＳｉを主体として構成される第１抵抗層２５ａと、第１抵抗層２５ａに接続されると共に第１抵抗層２５ａよりも厚く構成された第２抵抗層２５ｂとから構成されている。図１に示すように、第１抵抗層２５ａは第３配線層２２と重ならない位置に配置されており、抵抗層２５の大部分が第１抵抗層２５aで構成されている。また、図５に示すように、第１抵抗層２５ａは一部が第４配線層２３と重なる位置に配置されている。
【００２６】
そして、第１抵抗層２５ａは、図３に示すように、ＴｉＷ膜２７（膜厚８７．５±１３．５ｎｍ）及びＡｌ膜２８（膜厚２００±５０ｎｍ）を介して第２配線層２１に電気的に接続されている。第１抵抗層２５ａは、高い抵抗値を確保するためにできるだけ薄く形成することが望ましいが、歩留まり性（段差等での断切れによる不具合など）等との兼ね合いから、本実施形態では、例えば、９〜１５ｎｍ程度（好ましくは１２ｎｍ）の厚さで形成されている。
【００２７】
第２抵抗層２５ｂは、図１及び図２に示すように、渦巻き状に構成される抵抗層２５の各周回において、高電位側となる第３配線層２２を横切る位置（すなわち、第３配線層２２と重なる位置）にそれぞれ配置されている。この第２抵抗層２５ｂは、例えば第１配線層２０と兼用することができ（すなわち、第１配線層２０と同じ材質、同じ膜厚で構成することができ）、図１及び図２に示すように、第１配線層２０を第１抵抗層２５ａと接合可能な位置に引き回すことで第２抵抗層２５ｂとして構成することができる。このように構成することで、第２抵抗層２５ｂと第１配線層２０とを同一工程で形成することができ、半導体装置１の製造工程を簡易化できる。
【００２８】
また、第２抵抗層２５ｂは、図４に示すように、第２配線層２１及びビア２４等を介して第１抵抗層２５ａと電気的に接続されている。そして、図４に示すように、抵抗層２５は、第３配線層２２を横切る部位（第２抵抗層２５ａ）の上面が他の部位（第１抵抗層２５ａ）よりも下方位置（すなわち、ＳＯＩ層２寄り）となるように段差状に形成されている。より具体的には、第３配線層２２を横切る各部位での抵抗層２５（第２抵抗層２５ｂ）上に設けられる絶縁膜１４の厚さＨ１は、第３配線層２２を横切らない部位に設けられる抵抗層２５（第１抵抗層２５ａ）上に設けられる絶縁膜１４の厚さＨ２よりも大きくなるように構成されている。
【００２９】
また、図６に示すように、第２抵抗層２５ｂには、制御端子１２を第１抵抗層２５ａと接合可能な位置に引き回して兼用することもできる。この場合、第２抵抗層２５ｂは、図７に示すように、第１配線層２０、第２配線層２１及びビア２４等を介して第１抵抗層２５ａと電気的に接続される。このように、第２抵抗層２５ｂを制御端子１２と同じ材質、同じ膜厚で構成することで、第２抵抗層２５ｂと制御端子１２とを同一工程で形成することができ、半導体装置１の製造工程を簡易化できる。
【００３０】
なお、第２抵抗層２５ｂと第３配線層２２との間は１．３μｍ以上離れていることが好ましく、このように構成することで、第３配線層２２に４５０Ｖ前後の高い電圧が印加されても耐圧の低下をより抑制することができる。
【００３１】
上述のように構成される本実施形態の半導体装置１は、図８のような横型のＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）に適用してもよい。図８は、第１実施形態に係る半導体装置１をＩＧＢＴに適用した一例である。なお、図８は、図１のＢ−Ｂ断面と同様に半導体装置１を切断した断面を表している。
【００３２】
ＩＧＢＴ５０は、図８に示すように、ＳＯＩ層２の表層に、Ｎウェル領域４０と、Ｎウェル領域４０内に形成されるＰ−領域４６と、Ｐ−領域４６内に形成されるＰ＋領域４５とを備えており、Ｐ−領域４６とＰ＋領域４５とはビア２４、コンタクト２９等を介して第３配線層２２と接続されている。また、第３配線層２２には、第２配線層２１及びビア２４等を介して第１抵抗層２５ａの一部（渦巻き状に構成される第１抵抗層２５ａの内側の一部）が接続されている。さらに、ＳＯＩ層２の表層には、２つのＮ領域４１と、各Ｎ領域４１内に形成されるＰ領域４４と、Ｐ領域４４内に形成されるＮ＋領域４２及びＰ＋領域４５とを備え、それぞれ第４配線層２３と接続されている。さらに、Ｐ領域４４は、制御端子１２と接続されているとともに、ビア２４、第１配線層２０及び第２配線層２１等を介して第１抵抗層２５ａの一部（渦巻き状に構成される第１抵抗層２５ａの外側の一部）と接続されている。このように、構成することで、ＩＧＢＴ５０の耐圧の低下を効果的に抑制することができる。
【００３３】
以上説明したように、本第１実施形態に係る半導体装置１では、ＳＯＩ基板５の一方の主面側に、第１半導体領域１０および第２半導体領域１１が形成されており、この第１半導体領域１０に接続され第２半導体領域１１上を通過するように第３配線層２２が配置されている。また、第３配線層２２と第２半導体領域１１との間には絶縁膜１４が配置されている。さらに、この絶縁膜１４内には、一端が高電位側となる第３配線層２２に接続されると共に、他端が第１半導体領域１０よりも電位の低い端子（低電位側）に接続され、且つ第３配線層２２とＳＯＩ層２との間において第３配線層２２を少なくとも１回以上横切る構成で抵抗層２５が配置されている。このように、高電位側となる第３配線層２２と低電位側となる端子とが抵抗層２５によって電気的に接続されており、第３配線層２２を少なくとも１回以上横切るように抵抗層２５が配置されているため、第３配線層２２に高電圧が印加されても、端子側から第３配線層２２側に向かい電位が徐々に高くなる（第３配線層２２を横切る回数に応じて電位が階段状に変化する）。このため、局所的に電界が集中し難くなり、耐圧の低下を抑制することができる。
さらに、この抵抗層２５は、第３配線層２２を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。この構成によれば、第３配線層２２を横切る部位において、抵抗層２５と第３配線層２２との間の絶縁膜１４の膜厚を大きく取ることができ、抵抗層２５と第３配線層２２との距離を離すことができるため、絶縁膜１４の耐圧を確保することができ、この第３配線層２２と抵抗層２５との間で破壊が起きるのを抑制することができる。
【００３４】
また、抵抗層２５は、ＳＯＩ基板５の前記一方の主面に沿った方向に渦巻き状に構成され、その渦巻き状に構成される抵抗層２５において、第３配線層２２を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。この構成によれば、抵抗層２５の渦巻きの巻き数を調整することによって、階段状に変化する電位の落差（各階段の高さ）を制御することができる。すなわち、抵抗層２５の渦巻きの巻き数を多くすることにより、電位の落差をより小さくすることができ、電界の集中をより効果的に抑えることができる。
【００３５】
さらに、抵抗層２５は、第３配線層２２を横切る位置以外に配置される第１抵抗層２５ａと、第３配線層２２を横切る位置に配置される第２抵抗層２５ｂとを備えている。そして、第１抵抗層２５ａの上面よりも第２抵抗層２５ｂの上面の方が下方位置に配置されている。このように、抵抗層２５が第１抵抗層２５ａと第２抵抗層２５ｂとから構成されていれば、第２抵抗層２５ｂを第１抵抗層２５ａよりもＳＯＩ層２寄りの所定位置に形成することで、比較的容易に段差を形成することができる。
【００３６】
また、第１半導体領域１０は、第１導電型で構成され、第２半導体領域１１は、第２導電型で構成されており、第１半導体領域１０と第２半導体領域１１の間の領域に配置される制御端子１２をさらに備えている。そして、この制御端子１２は、抵抗層２５の他端と接続されている。この構成によれば、制御端子１２近傍での耐圧の低下をより確実に抑制することができ、例えば、ＩＧＢＴやパワーＭＯＳＦＥＴ等において制御端子１２近傍に設けられる絶縁膜１４等の破壊をより抑えることができる。
【００３７】
次に、本発明の第１実施形態における変形例に係る半導体装置１について、図９を参照して説明する。本第１実施形態における変形例では、抵抗層２５は、第３配線層２２を横切る部位と他の部位とが共にＣｒＳｉを主体として構成されている点が、上記第１実施形態にて述べた半導体装置１と主に異なる。したがって、第１実施形態の半導体装置１と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。
【００３８】
図９は、第１実施形態の変形例に係る半導体装置１の構成概要を示す説明図である。図９は、図１のＡ−Ａ断面と同様に半導体装置１を切断した断面を表している。第１実施形態の変形例に係る半導体装置１は、上述した第１実施形態と同様に、絶縁膜１４中に抵抗層２５が設けられており、ＳＯＩ基板５の主面に沿った方向（ＳＯＩ基板の面内方向）に渦巻き状に構成されている。この渦巻き状に形成される抵抗層２５の一端（渦巻きの始点）は、第１半導体領域１０に接続されており、抵抗層２５の他端（渦巻きの終点）は第１半導体領域１０よりも電位の低い端子となる制御端子１２に接続されている（図示略）。そして、抵抗層２５はＣｒＳｉを主体として構成されており、図９に示すように、第３配線層２２を横切る各部位が他の部位（すなわち、第３配線層２２を横切らない部位）よりもＳＯＩ層２寄りに形成されている。すなわち、抵抗層２５は、第３配線層２２を横切る各部位の上面が他の部位よりも下方位置となるように段差状に形成されている。より具体的には、第３配線層２２を横切る各部位での抵抗層２５上に設けられる絶縁膜１４の厚さＨ１は、第３配線層２２を横切らない部位に設けられる抵抗層２５上に設けられる絶縁膜１４の厚さＨ２（図３参照）よりも大きくなるように構成されている。
【００３９】
抵抗層２５は、例えば、ＳＯＩ層２の表層に、第１半導体領域１０、第２半導体領域１１、制御端子１２、ＬＯＣＯＳ酸化膜１３及び絶縁膜１４をＰＶＤやＣＶＤなどの方法によって形成した後に、絶縁膜１４の所定部位にエッチングなどの方法によって凹部を形成し、この絶縁膜１４上にＣｒＳｉを主体とした材料を堆積させることで形成することができる。
【００４０】
この構成においても、第３配線層２２を横切る部位において、抵抗層２５と第３配線層２２との間の絶縁膜１４の膜厚を大きく取ることができ、抵抗層２５と第３配線層２２との距離を離すことができるため、絶縁膜１４の耐圧をより確保することができ、この第３配線層２２と抵抗層２５との間で破壊が起きるのをより抑制することができる。
【００４１】
さらに、本変形例では、抵抗層２５は、ＣｒＳｉを主体として構成されている。このように、抵抗層２５は、抵抗の温度依存性の変化が小さく比較的抵抗率の大きな金属であるＣｒＳｉを主体として構成されているため、高温で高い抵抗値を維持することができ、発熱損失を抑えることができる。
【００４２】
［第２実施形態］
次に、本発明の第２実施形態に係る半導体装置１について、図１０及び図１１を用いて説明する。本第２実施形態では、第３配線層２２を横切る部位に設けられる抵抗層２５の形状が、上記第１実施形態にて述べた半導体装置１と主に異なる。したがって、第１実施形態の半導体装置１と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。
【００４３】
図１０（Ａ）は、第２実施形態に係る半導体装置の構成概要を示す説明図であり、図１０（Ｂ）は、図１０（Ａ）のαで示した領域を拡大した図である。図１１（Ａ）は、第２実施形態に係る半導体装置の構成概要を示す説明図であり、図１１（Ｂ）は、図１１（Ａ）のβで示した領域を拡大した図である。
【００４４】
本第２実施形態では、制御端子１２は、例えば、多結晶シリコンを主体として構成されており、さらに、抵抗層２５は、この制御端子１２と同じ材質で構成されている。そして、抵抗層２５は、上述の第１実施形態と同様に、ＳＯＩ基板５の主面に沿った方向（ＳＯＩ基板５の面内方向）に渦巻き状に構成されている。
【００４５】
図１０は、図１のＣ−Ｃ断面から見た本第２実施形態の半導体装置１を表しており、抵抗層２５は、図１０に示すように、第３配線層２２を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。より具体的には、図１０（Ｂ）に示すように、第３配線層２２を横切る各部位での抵抗層２５上に設けられる絶縁膜１４の厚さＨ１は、第３配線層２２を横切らない部位に設けられる抵抗層２５上に設けられる絶縁膜１４の厚さＨ２よりも大きくなるように構成されている。すなわち、第３配線層２２を横切る各部位の絶縁膜１４の厚さＨ１は、段差の高さＨ３だけ、他の部位よりも厚く構成されている。
【００４６】
抵抗層２５は、例えば、制御端子１２と同一工程で、制御端子１２と同じ材料をＬＯＣＯＳ酸化膜１３上に堆積させた後、第３配線層２２を横切る各部位にエッチングなどの方法によって所定の深さの凹部を設けることで形成することができる。
【００４７】
また、抵抗層２５は、図１１に示すように、抵抗層２５の下方に凹みを設けることで、段差状に構成されていてもよい。この場合、例えば、ＬＯＣＯＳ酸化膜１３の所定部位にエッチングなどの方法によって所定の厚さの凹みを設けた後に、制御端子１２と同じ材料を堆積させることで形成することができる。
【００４８】
このように、第２実施形態に係る半導体装置１によれば、ＳＯＩ基板５の一方の主面側に、第１半導体領域１０および第２半導体領域１１が形成されており、この第１半導体領域１０に接続され第２半導体領域１１上を通過するように第３配線層２２が配置されている。また、第３配線層２２と第２半導体領域１１との間には絶縁膜１４が配置されている。さらに、この絶縁膜１４内には、一端が高電位側となる第３配線層２２に接続されると共に、他端が第１半導体領域１０よりも電位の低い端子（低電位側）に接続され、且つ第３配線層２２とＳＯＩ層２との間において第３配線層２２を少なくとも１回以上横切る構成で抵抗層２５が配置されている。このように、高電位側となる第３配線層２２と低電位側となる端子とが抵抗層２５によって電気的に接続されており、第３配線層２２を少なくとも１回以上横切るように抵抗層２５が配置されているため、第３配線層２２に高電圧が印加されても、端子側から第３配線層２２側に向かい電位が徐々に高くなる（第３配線層２２を横切る回数に応じて電位が階段状に変化する）。このため、局所的に電界が集中し難くなり、耐圧の低下を抑制することができる。
さらに、この抵抗層２５は、第３配線層２２を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。この構成によれば、第３配線層２２を横切る部位において、抵抗層２５と第３配線層２２との間の絶縁膜１４の膜厚を大きく取ることができ、抵抗層２５と第３配線層２２との距離を離すことができるため、絶縁膜１４の耐圧を確保することができ、この第３配線層２２と抵抗層２５との間で破壊が起きるのを抑制することができる。
【００４９】
また、抵抗層２５は、ＳＯＩ基板５の前記一方の主面に沿った方向に渦巻き状に構成され、その渦巻き状に構成される抵抗層２５において、第３配線層２２を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されている。この構成によれば、抵抗層２５の渦巻きの巻き数を調整することによって、階段状に変化する電位の落差（各階段の高さ）を制御することができる。すなわち、抵抗層２５の渦巻きの巻き数を多くすることにより、電位の落差をより小さくすることができ、電界の集中をより効果的に抑えることができる。
【００５０】
［第３実施形態］
次に、本発明の第３実施形態に係る半導体装置１について、図１２を参照して説明する。本第３実施形態では、トリミング用抵抗素子６０をさらに備える点が上記第１実施形態にて述べた半導体装置１と主に異なる。したがって、第１実施形態の半導体装置１と実質的に同一の構成部分には、同一符号を付し、その説明を省略する。
【００５１】
図１２は、第３実施形態に係る半導体装置１の構成概要を示す説明図である。なお、図１２は、図１のＢ−Ｂ断面と同様に半導体装置１を切断した断面を表している。第３実施形態の半導体装置１では、レーザビームを照射するなどの方法によってトリミングにより抵抗値を調整可能なトリミング用抵抗素子６０を備えている。そして、トリミング用抵抗素子６０は、ＣｒＳｉを主体として構成されており、第１抵抗層２５ａと同一面上に形成されている。
【００５２】
このように、第３実施形態に係る半導体装置１によれば、第１抵抗層２５ａの少なくとも一部とトリミング用抵抗素子６０とを共通の材料で構成することができるため、第１抵抗層２５ａとトリミング用抵抗素子６０との製造工程（成膜プロセス）を共通化することで半導体装置１の製造工程を簡易化でき、製造コストを抑えることができる。
【００５３】
［他の実施形態］
本発明は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような実施形態も本発明の技術的範囲に含まれる。
【００５４】
上記各実施形態では、半導体装置１をＩＧＢＴ５０に適用した例を示したが、これに限らず、ＬＤＭＯＳ（横方向拡散ＭＯＳトランジスタ）、ＦＷＤ（フリーホイールダイオード）等に適用することができる。図１３は、本発明の半導体装置１をＬＤＭＯＳ５２に適用した一例を示している。図１３に示すように、ＬＤＭＯＳ５２は、ＳＯＩ層２の表層に、Ｎウェル領域４０と、Ｎウェル領域４０内に形成されるＮ−領域４３と、Ｎ−領域４３内に形成されるＮ＋領域４２とを備えており、Ｎ−領域４３とＮ＋領域４２とはビア２４を介して第３配線層２２と接続されている。また、第３配線層２２には、第２配線層２１及びビア２４を介して第１抵抗層２５ａの一部（渦巻き状に構成される第１抵抗層２５ａの内側の一部）が接続されている。さらに、ＳＯＩ層２の表層には、Ｐ領域４４と、Ｐ領域４４に隣接して形成されるＰ−領域４６と、Ｐ−領域４６内に形成されるＰ＋領域４５と、Ｐ−領域４６内にＰ＋領域４５と隣接して形成されるＮ＋領域４２とを備え、Ｐ＋領域４５は第４配線層２３と接続されている。また、Ｐ＋領域４５はビア２４、第１配線層２０及び第２配線層２１を介して第１抵抗層２５ａの一部（渦巻き状に構成される第１抵抗層２５ａの外側の一部）と接続されている。このように構成することで、ＬＤＭＯＳ５２の耐圧の低下を効果的に抑制することができる。
【００５５】
また、図１４は、本発明の半導体装置１をＦＷＤ５４に適用した一例を示している。図１４に示すように、ＦＷＤ５４は、ＳＯＩ層２の表層に、Ｎウェル領域４０と、Ｎウェル領域４０内に形成される２つのＮ＋領域４２と、Ｎウェル領域４０内に形成される２つのＮ＋領域４２の間に形成されるＰ＋領域４５とを備えており、２つのＮ＋領域４２及びＰ＋領域４５は、ビア２４を介して第３配線層２２と接続されている。また、第３配線層２２には、第２配線層２１及びビア２４を介して第１抵抗層２５ａの一部（渦巻き状に構成される第１抵抗層２５ａの内側の一部）が接続されている。さらに、ＳＯＩ層２の表層には、Ｐ領域４４と、Ｐ領域４４に隣接して形成されるＰ−領域４６と、Ｐ−領域４６内に形成されるＰ＋領域４５とを備え、Ｐ−領域４６は第４配線層２３と接続されている。また、Ｐ−領域４６はビア２４、第１配線層２０及び第２配線層２１を介して第１抵抗層２５ａの一部（渦巻き状に構成される第１抵抗層２５ａの外側の一部）と接続されている。このように構成することで、ＦＷＤ５４の耐圧の低下を効果的に抑制することができる。
【００５６】
上記第１実施形態において、第３配線層２２を横切る部位における第３配線層２２と抵抗層２５との間にある絶縁膜１４の厚さを、第３配線層２２を横切らない部位よりも厚くする構成は、上記に限定されず、例えば、図１５〜１７に示す構成としてもよい。なお、図１５〜１７は、図１のＣ−Ｃ断面と同様に半導体装置１を切断した断面を表している。図１５に示すように、第２抵抗層２５ｂに制御端子１２を引き回して兼用し、第３配線層２２を横切る部位を避けるように、第１配線層２０、第２配線層２１等を配置することで、抵抗層２５と第３配線層２２との間の絶縁膜１４の膜厚を大きく取ることができる。また、図１６に示すように、第２抵抗層２５ｂに第１配線層２０を引き回して兼用し、第３配線層２２を横切る部位を避けるように、第２配線層２１等を配置する構成としてもよい。さらに、図１７に示すように、抵抗層２５において、第３配線層２２を横切る部位と他の部位とを共にＣｒＳｉを主体として構成し、第３配線層２２を横切る部位の下方に凹みを設け段差状にすることによっても、この部位での抵抗層２５と第３配線層２２との間の絶縁膜１４の膜厚を大きく取ることができる。
【符号の説明】
【００５７】
１…半導体装置
２…ＳＯＩ層（第１導電型の半導体基板）
３…支持基板
４…埋込酸化膜
５…ＳＯＩ基板
６…トレンチ分離部
７…トレンチ
８…埋込膜
１０…第１半導体領域
１１…第２半導体領域
１２…制御端子
１３…ＬＯＣＯＳ酸化膜
１３ａ…ＬＯＣＯＳエッジ
１４…絶縁膜
２０…第１配線層
２１…第２配線層
２２…第３配線層（配線層）
２３…第４配線層
２４…ビア
２５…抵抗層
２５ａ…第１抵抗層
２５ｂ…第２抵抗層
２７…ＴｉＷ膜
２８…Ａｌ膜
２９…コンタクト
４０…Ｎウェル領域
４１…Ｎ領域
４２…Ｎ＋領域
４３…Ｎ−領域
４４…Ｐ領域
４５…Ｐ＋領域
４６…Ｐ−領域
５０…ＩＧＢＴ
５２…ＬＤＭＯＳ
５４…ＦＷＤ
６０…トリミング用抵抗素子
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の一方の主面側に形成された第１半導体領域と、
前記半導体基板の前記一方の主面側に形成された前記第１半導体領域とは異なる第２半導体領域と、
前記第１半導体領域に接続され、前記第２半導体領域上を通過するように配置された配線層と、
前記半導体基板の前記一方の主面側を覆い、少なくとも前記配線層と前記第２半導体領域との間に配置される絶縁膜と、
一端が前記配線層に接続されると共に、他端が前記第１半導体領域よりも電位の低い端子に接続され、且つ前記配線層と前記半導体基板との間において前記配線層を少なくとも１回以上横切る構成で前記絶縁膜内に配置される抵抗層と、
を備え、
前記抵抗層は、前記配線層を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されていることを特徴とする半導体装置。
【請求項２】
前記抵抗層は、前記半導体基板の前記一方の主面に沿った方向に渦巻き状に構成され、
その渦巻き状に構成される前記抵抗層において、前記配線層を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記抵抗層は、前記配線層を横切る位置以外に配置される第１抵抗層と、前記配線層を横切る位置に配置される第２抵抗層とを備え、
前記第１抵抗層の上面よりも前記第２抵抗層の上面の方が下方位置に配置されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記抵抗層は、ＣｒＳｉを主体として構成されていることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１半導体領域は、第１導電型で構成され、
前記第２半導体領域は、第２導電型で構成されており、
前記第１半導体領域と前記第２半導体領域の間の領域に配置される制御端子をさらに備え、
前記制御端子は、前記抵抗層の他端と接続されていることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置。
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の一方の主面側に形成された第１半導体領域と、
前記半導体基板の前記一方の主面側に形成された前記第１半導体領域とは異なる第２半導体領域と、
前記第１半導体領域に接続され、前記第２半導体領域上を通過するように配置された配線層と、
前記半導体基板の前記一方の主面側を覆い、少なくとも前記配線層と前記第２半導体領域との間に配置される絶縁膜と、
一端が前記配線層に接続されると共に、他端が前記第１半導体領域よりも電位の低い端子に接続され、且つ前記配線層と前記半導体基板との間において前記配線層を少なくとも１回以上横切る構成で前記絶縁膜内に配置される抵抗層と、
を備え、
前記抵抗層は、前記配線層を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されていることを特徴とする半導体装置。
【請求項２】
前記抵抗層は、前記半導体基板の前記一方の主面に沿った方向に渦巻き状に構成され、
その渦巻き状に構成される前記抵抗層において、前記配線層を横切る部位の上面が他の部位よりも下方位置となるように段差状に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記抵抗層は、前記配線層を横切る位置以外に配置される第１抵抗層と、前記配線層を横切る位置に配置される第２抵抗層とを備え、
前記第１抵抗層の上面よりも前記第２抵抗層の上面の方が下方位置に配置されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
前記抵抗層は、ＣｒＳｉを主体として構成されていることを特徴とする請求項１から請求項３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１半導体領域は、第１導電型で構成され、
前記第２半導体領域は、第２導電型で構成されており、
前記第１半導体領域と前記第２半導体領域の間の領域に配置される制御端子をさらに備え、
前記制御端子は、前記抵抗層の他端と接続されていることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−２１２８２１（Ｐ２０１２−２１２８２１Ａ）
【公開日】平成２４年１１月１日（２０１２．１１．１）
【国際特許分類】
【出願番号】特願２０１１−７８５２７（Ｐ２０１１−７８５２７）
【出願日】平成２３年３月３１日（２０１１．３．３１）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２４年１１月１日（２０１２．１１．１）
【国際特許分類】
【出願日】平成２３年３月３１日（２０１１．３．３１）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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