高周波デバイス
【課題】 渦電流や寄生容量の発生を抑制することができ、優れた高周波特性を示す小型の高周波デバイスを提供する。
【解決手段】 開口14を有する基板11上の誘電体層13にバンドパスフィルタBPFを備える。BPFは例えば第1誘導性素子L1および第1容量性素子C1の組と、第2誘導性素子L2および第2容量性素子C2の組と、第3誘導性素子L3および第3容量性素子C3の組とにより構成されている。開口14は第1誘導性素子L1に対向する位置に設けられている。基板11に対して開口14を設けることにより第1誘導性素子L1の直下での寄生容量および渦電流の発生が抑制され、これにより信号損失が低減されてフィルタ回路の特性が向上する。
【解決手段】 開口14を有する基板11上の誘電体層13にバンドパスフィルタBPFを備える。BPFは例えば第1誘導性素子L1および第1容量性素子C1の組と、第2誘導性素子L2および第2容量性素子C2の組と、第3誘導性素子L3および第3容量性素子C3の組とにより構成されている。開口14は第1誘導性素子L1に対向する位置に設けられている。基板11に対して開口14を設けることにより第1誘導性素子L1の直下での寄生容量および渦電流の発生が抑制され、これにより信号損失が低減されてフィルタ回路の特性が向上する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、MEMS(Micro Electro Mechanical Systems;マイクロマシン)に用いられる高周波デバイスに係り、特にフィルタ回路などの高周波信号用のアナログ回路を含む高周波デバイスに関する。
【背景技術】
【0002】
テレビやラジオ放送、あるいは無線LANの電波を送受信する回路の要素として、バンドパスフィルタやローパスフィルタは必須の要素で、伝送信号の品質に多大な影響を与える重要な電子部品である。この市場で代表的な製品としてはセラミックフィルタがある(例えば特許文献1)。セラミックフィルタとしては周波数帯ごとに種々の製品が提供されている。例えばテレビジョンやラジオの送受信回路のMHz帯域ではSAW(Surface Acoustic Wave )フィルタが、無線LANや携帯の送受信回路のGHz帯域では積層セラミックフィルタが提供されている。
【0003】
セラミックフィルタは高いフィルタ特性を提供する優れたデバイスであるが、サイズが大きいという課題を有している。近年では携帯電話、携帯プレイヤーおよびネットPC(Personal Computer )といった携帯機器にも、テレビ、ラジオおよび無線LANの機能が備わるようになってきたことから、これまでの特性を保ちつつ、格段に小さいフィルタ素子が望まれている。セラミックフィルタも技術革新が進み、0608サイズのチップ型積層セラミックフィルタも商品化されてはいるが、セット機器の設計においては、さらに一桁小さい素子が必要とされている。
【0004】
セラミックフィルタ以外にも、高性能かつ小型のフィルタ素子の開発が進められている。その一例として、シリコン基板上に形成するフィルタ素子があり、近年のCMOS(Complementary metal oxide semiconductor) 回路の高周波特性の向上に伴って特に注目度が高い。シリコン基板上にCMOSプロセスによって所望のフィルタ回路を形成できれば、他のCMOS回路との混載回路も可能になり、セラミックフィルタより一桁以上小さな回路を実現することができる。
【0005】
このようなフィルタ素子として高周波フィルタ回路が開発されている(例えば特許文献2)。この高周波フィルタ回路は、シリコン基板の表面に設けられた高周波伝送線路の一部として設けられるものであり、信号線路と、この信号線路の下に形成された誘電薄膜と、シリコン基板とにより、平面パターンによる容量性素子、誘導性素子および抵抗性素子を構成している。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2007−220874号公報
【特許文献2】特開2003−297924号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、上記に例示したシリコン基板上のフィルタ素子では、同一周波数帯のセラミックフィルタと比較すると性能面でやや劣るという問題があった。これはシリコンはセラミック材料と比較して比抵抗値が小さいため、基板内で生じる渦電流や信号線―基板間、あるいは信号線間の不要な寄生容量により、信号損失が発生することが原因である。このような渦電流や寄生容量に対する対策としては、絶縁膜を厚く積層した上に配線パターンをレイアウトしてシリコン基板との干渉を低減したり、それぞれの配線を広く離すといった方法が考えられる。しかしながら、このような改善方法は素子サイズを大きくする方向に作用し、シリコンフィルタの特質を損なうものである。なお、この問題はフィルタ回路に限らず、誘導性素子や容量性素子を含む高周波アナログ回路に共通する。
【0008】
本発明はかかる問題点に鑑みてなされたもので、その目的は、渦電流や寄生容量の発生を抑制することができ、優れた高周波特性を示す小型の高周波デバイスを提供することにある。
【課題を解決するための手段】
【0009】
本発明の高周波デバイスは、開口を有する基板と、基板上の誘電体層と、誘電体層の内部または誘電体層上に設けられると共に、少なくとも1つが開口に対向する複数の電子素子とを備えたものである。ここに、「開口」とは基板を選択的に除去することにより形成されたものであり、基板の表面から裏面まで貫通したもの(貫通構造)、基板の厚み方向の一部(特に素子側の部分)を除去したもの(中空構造)、更にはメッシュ状等一定のパターンによって除去したものを含むものである。「開口」の数は1つに限らず、複数としてもよく、また1の開口に対向する素子の数も1つに限らず、複数としてもよい。
【0010】
この高周波デバイスでは、基板の特定の電子素子(特に誘導性素子)に対向する位置には開口が存在し、基板部分が存在しないあるいは中空構造が設けられていることから、基板部分と素子との間での寄生容量の発生や渦電流の発生が抑制される。
【発明の効果】
【0011】
本発明の高周波デバイスによれば、基板の特定の電子素子(特に誘導性素子)に対向する位置に開口を設けるようにしたので、基板部分と素子との間での寄生容量や渦電流の発生を抑制することができ、よって、電子回路、特にフィルタ回路の特性を向上させることができる。
【図面の簡単な説明】
【0012】
【図1】本発明の第1の実施の形態に係る高周波デバイスの本体部分の斜視図である。
【図2】高周波デバイスの断面構成図である。
【図3】高周波デバイスの等価回路図である。
【図4】図1に示した高周波デバイスの製造方法の一例を示す断面図である。
【図5】図4に続く工程を表す断面図である。
【図6】高周波デバイスの効果を説明するための模式図である。
【図7】図1に示した高周波デバイスおよび比較例の等価回路図である。
【図8】図1に示した高周波デバイスおよび比較例の周波数特性を表す図である。
【図9】第2の実施の形態に係る高周波デバイスの断面構成図である。
【図10】第3の実施の形態に係る高周波デバイスの断面構成図である。
【図11】図10に示した高周波デバイスの製造方法の一例を示す平面図および断面図である。
【図12】第4の実施の形態に係る高周波デバイスの本体部分の斜視図である。
【図13】高周波デバイスの断面構成図である。
【図14】高周波デバイスの等価回路図である。
【図15】第5の実施の形態に係る高周波デバイスの本体部分の斜視図である。
【図16】高周波デバイスの断面構成図である。
【図17】高周波デバイスの等価回路図である。
【図18】第6の実施の形態に係る高周波デバイスの本体部分の斜視図である。
【図19】高周波デバイスの断面構成図である。
【図20】高周波デバイスの等価回路図である。
【図21】開口パターンの変形例を表す図である。
【発明を実施するための形態】
【0013】
以下、本発明の実施の形態について、以下の順に図面を参照しつつ説明する。
[第1の実施の形態]
(1)全体構成
(2)製造方法
[第2の実施の形態]
複数の開口を有する高周波デバイス
[第3の実施の形態]
開口に基板の一部を残した高周波デバイス
[第4の実施の形態]
アナログ回路としてハイパスフィルタを有する高周波デバイス
[第5の実施の形態]
アナログ回路としてローパスフィルタを有する高周波デバイス
[第6の実施の形態]
アナログ回路としてインピーダンスマッチング回路を有する高周波デバイス
【0014】
[第1の実施の形態]
(1)全体構成
図1は本発明の第1の実施の形態に係る高周波デバイス1の素子本体を取り出したものであり、図2はこの高周波デバイス1の全体の断面構造を表したものである。この高周波デバイス1は、基板11上の誘電体層13にアナログ回路としてバンドパスフィルタBPFを備えている。
【0015】
バンドパスフィルタBPFは例えば6個のLC素子から構成されている。すなわちこのBPFは図3の等価回路に示したように、信号線路に対して直列に接続された第1誘導性素子L1および第1容量性素子C1と、この直列回路の入力端からグラウンドレベルに接続された第2誘導性素子L2および第2容量性素子C2と、同直列回路の出力端からグラウンドレベルに接続された第3誘導性素子L3および第3容量性素子C3とにより構成されたものである。
【0016】
基板11としては例えば厚みが50〜400μmのシリコン基板を用いる。なお、基板11としてはこれに限るものではなく、他の半導体材料や誘電体材料を用いるようにしてもよい。他の半導体材料としては例えば、SiGe,GaAs等が、誘電体材料としては例えば、セラミック、ガラス(例えばPyrex,SD2,石英)、樹脂(FR4,BTレンジ)等が挙げられる。また、実装基板として用いられる一般名FR−4(ガラスエポキシ)等を用いるようにしてもよい。
【0017】
本実施の形態においては、基板11の第1誘導性素子L1に対向する位置には基板11を貫通してなる開口14が設けられている。ここでは、この開口14は絶縁膜12および誘電体層13の一部まで拡大されているが、少なくとも基板11に設けられていればよい。開口14の平面パターンは例えば円形状または矩形状であるが,これに限定されるものではなく、対向配置される素子(第1誘導性素子L1)の形状および大きさとの関係で決定される。
【0018】
基板11と誘電体層13との間には絶縁層12が設けられている。この絶縁膜12は例えば厚みが0.01〜4μmのシリコン酸化膜(SiO2)上に厚みが0.01〜0.3μmのシリコン窒化膜(SiN)を形成したものである。この絶縁膜12は後述のように基板11に開口14を設ける際のエッチングストッパ層となるものであるが、メンブレン素子の性能達成のための構造としては、必須のものではない。なお、ここでは第1誘電性素子L1が開口14に対向する位置に形成されているが、他の素子(第2誘電性素子L2,第3誘電体素子L3,第1容量性素子C1,第2容量性素子C2または第3容量性素子C3)のいずれか1つあるいは複数がこの位置に形成されていてもよい。但し、開口14は後述の信号損失の抑制効果との関係から少なくとも誘電性素子に対向する位置にあることが望ましい。
【0019】
誘電体層13は高周波信号に対して損失の少ない低誘電体率材料、例えばベンゾシクロブテン(BCB)により形成されている。この誘電体層13の厚みは電気的特性と機械強度の両面から決定され、例えば1〜20μmである。誘電体層13としては、一般に利用される誘電体材料のうち高周波信号に対して損失が少なく、かつ上記のように基板11に開口14を設けても架橋構造を保持できる程度の強度を有するものであれば、他の材料を用いることもできる。具体的にはポリイミド(PI)、パリレンおよびダイヤモンドライクカーボン(DLC)などの有機材料の他に、SiO2などの無機材料を用いることも可能である。(※ご確認お願いします。)
【0020】
誘電体層13内およびその上には多層構造の配線層が設けられている。バンドパスフィルタBPFを構成する各素子は、これら誘電体層13上に形成された配線層、あるいは誘電体層13内に埋設された多層配線層と層間貫通配線層(ビアコンタクト)との組み合わせにより構成されている。これら配線層は導電性材料,例えばAl(アルミニウム),AlCu(アルミニウム銅)などの金属材料により形成されている。
【0021】
具体的に入力側から説明すると、第2誘導性素子L2は、誘電体層13内の第1〜3配線層15a〜15c、誘電体層13上の配線層15dおよびこれら配線層間を接続するビアコンタクト16a〜16cにより構成されている。第2容量性素子C2は、誘電体層13を間にした第2配線層15bと第3配線層15cとにより構成されており、第2配線層15bにはビアコンタクト16aを介して第1配線層15aが、第3配線層15cにはビアコンタクト16cを介して配線層15dが接続されている。第1誘導性素子L1は誘電体層13上のコイルパターンを有する配線層15aにより構成されている。第1容量性素子C1および第3容量性素子C3は、誘電体層13を間にした第3配線層15cと第4配線層15dとにより構成されている。第3誘導性素子L3は、誘電体層13内の第1〜3配線層15a〜15c、誘電体層13上の配線層15dおよびこれら配線層間を接続するビアコンタクト16a〜16cにより構成されている。
【0022】
この高周波デバイス1は例えば図4(A)〜(C)および図5(A),(B)に示した方法により製造することができる。
【0023】
(2)製造方法
まず、図4(A)に示したように、シリコン基板(基板11)上に絶縁層12を形成する。ここでは、基板11の材料がシリコンであるので、絶縁層12としてシリコンとのエッチング選択性を有するシリコン酸化膜(SiO2)およびシリコン窒化膜(SiN)の積層膜を形成する。具体的には、例えば厚さ0.6mmのシリコン基板を1000℃で加熱し、水蒸気雰囲気下における熱酸化によって厚さ3μmのSiO2膜を形成する。次に、基板11の一方の側(裏面)のSiO2膜を研磨除去して基板11の厚さを例えば0.5mmとする。次いで、この基板11の表面のSiO2 膜上に例えばCVD(Chemical Vapor Deposition;化学的気相成長)法により厚さ0.1〜0.3μmのSiN膜を形成する。
【0024】
続いて、図4(B)に示したように絶縁層12上に配線材料となる例えばAlを成膜し、例えばドライエッチングにより所定の形状に加工することにより1層目の配線層15a(第1配線)を形成する。続いて、図4(C)に示したように絶縁層12および配線層15a上に誘電体膜13を形成し、この誘電体膜13にビアコンタクト16aを形成する。具体的には、低誘電体率材料であるBCBを用いてスピンコート法により誘電体層13を形成し、この誘電体層13に対して下層の配線層15aに達する貫通孔(ビアホール)17を形成したのち、この貫通孔17にAlを充填してビアコンタクト16aを形成する。
【0025】
次に、同様の方法を用いて、図5(A)に示したように2層目の配線層15b(第2配線層)、誘電体層13、ビアコンタクト16bおよび3層目の配線層15c(第3配線層)を形成し、更に、誘電体層13,ビアコンタクト16cおよび4層目の配線層15d(第4配線層)を形成する。
【0026】
最後に、図5(B)に示したように、基板11の裏面側から選択的に除去することにより開口14を形成する。具体的には例えば基板11の裏面上にハードマスクを形成したのち、例えばDRIE(Deep Reactive Ion Etching )によって基板11をエッチングして開口14を形成し、所望のメンブレン構造を得る。エッチング条件としては、ボッシュプロセスとして知られているSF6/C4H8による垂直加工や、XeF2によるドライプロセスが用いられる。また、水酸化テトラメチルアンモニウム(TMAH)や水酸化カリウム(KOH)を用いたウエットプロセスを用いてもよい。このとき基板11と誘電体層13との間に設けた絶縁層12がエッチングストッパ層として働くので、絶縁層12においてエッチングが停止する。なお、中空素子である誘電性素子L1以外の配線設計によって決定される絶縁層12の厚さが薄い場合には、図5(B)に示したようにオーバーエッチングが発生する場合もある。
【0027】
本実施の形態の高周波デバイス1では、基板11の、バンドパスフィルタBPFを構成するLC素子のうち、特に第1誘導性素子L1に対向する位置に開口14が設けられているため、第1誘導性素子L1の直下での基板11部分による信号損失を抑制することができ、素子特性が向上する。
【0028】
図6(A)〜(C)はこの開口14を設けたことによる素子特性への影響を説明するものである。第1誘導性素子L1(インダクタ)には高周波信号の伝送により磁束Bが発生する(図6(A))。このとき基板11部分が磁束Bの通り道に存在する(従来のように基板11に開口14が存在しない)と、基板11中に渦電流が生じて磁束Bに損失が生ずる(図6(B))。これによりインダクタのQ値が低下するという問題が生ずる。これに対して本実施の形態では、第1誘導性素子L1に対向する位置の基板11に開口14を有し、その分だけ基板11中の渦電流による磁束の損失が軽減されるので、より高いQ値を得ることができる(図6(C))。なお、図6(B),(C)では磁束Bの損失分を矢印の長さの違いにより示している。
【0029】
図7はFMチューナ用BPSを有する本実施の形態の高周波デバイス1と従来のデバイス(比較例)との特性を比較したものである。図7(A)は比較例の等価回路、同図(B)は本実施の形態の等価回路である(図3参照)。比較例のデバイス100の第1誘導性素子L1はシリコン基板との間に寄生容量C0を有する。この寄生容量C0の発生は構造上避けようがなく、レイアウトの工夫によってできる限り小さくするほかはない。MHz帯のバンドパスフィルタ用に設計されたμH以下のインダクタでも、0.1pF程度の寄生容量を見込む必要がある。
【0030】
これに対して本実施の形態の高周波デバイス1では、3つのインダクタ素子のうち、特に第1誘電性素子L1に対向する位置に開口14を有するため寄生容量の発生を抑制することができる。このように寄生容量の発生要因となる基板11を選択的に除去することによって、寄生容量の大きさを等価回路としては無視できるレベルに小さくすることが可能になる。
【0031】
図8は、本実施の形態の高周波デバイス1と比較例のデバイス111とをSPICEモデルを用いて比較計算した周波数特性を表したものである。横軸は周波数(FM放送帯を含む60〜100MHz)、縦軸は挿入損失および位相をそれぞれ表している。挿入損失は縦軸左にdB単位、位相は縦軸右にdegree単位で表示した。比較例(デバイス111)の計測結果(挿入損失C,位相D)は、挿入損失Cおよび位相Dともに歪んだ形状をしている。従来技術を用いて理想的な形状を実現するには、フィルタを高次にする他、構成素子のチューニング試作と計算のカットアンドトライの繰り返しが必要になる。従って、理想的な形状を実現するには、素子サイズを大きくしたりコストをかけて設計するほかはない。これに対して本実施の形態の高周波デバイス1(挿入損失A,位相B)は、挿入損失Aおよび位相Bともに滑らかな形状を有している。よって素子サイズを変えることも回路設計を変えることもなく理想的な特性を容易に得ることができる。
【0032】
このように本実施の形態では、バンドパスフィルタBPFを構成する6個のLC素子のうち第1誘電性素子L1に対向する位置の基板11に開口14を設けるようにしたので、寄生容量と渦電流による信号損失を同時に低減することができる。よってフィルタ特性を向上させることができ、また、低次すなわち小型で、且つ短い設計期間で所望のフィルタ特性を実現することが可能となる。
【0033】
また、本実施の形態では、誘導性素子L2,L3および容量性素子C1〜C3の各素子を多層配線とビアコンタクトとを組み合わせた立体構造としているので、これによっても回路サイズの縮小が可能になる。
【0034】
以下、他の実施の形態を説明するが、第1の実施の形態と同一の構成要素については同一符号を付してその説明は省略すると共に、対応する構成要素の参照符号を実施の形態毎に第1の実施の形態の参照符号に適宜,10,20,30,40,50を追加したものとする。
【0035】
[第2の実施の形態]
図9は本発明の第2の実施の形態に係る高周波デバイス2の断面構成を表したものである。この高周波デバイス2も上記実施の形態と同様に素子としてバンドパスフィルタBPFを備えている。
【0036】
この高周波デバイス2は基板11に複数の開口24(24A〜24C)を有するものである。すなわち第1誘電性素子L1に加え、第2誘電性素子L2および第3誘電性素子L3に対向する位置にそれぞれ開口24A,24B,24Cが設けられている。勿論、開口25のレイアウトはこれに限るものではなく、基板11のエッチング工程において任意の位置に任意の個数、任意の大きさのものを形成することができる。
【0037】
このような構成により本実施の形態では、第1誘電性素子L1に加え、第2誘電性素子L2および第3誘電性素子L3の信号損失をも抑制することが可能になり、より効果的である。
【0038】
[第3の実施の形態]
図10は本発明の第3の実施の形態に係る高周波デバイス3の断面構成を表したもので、この高周波デバイス3もバンドパスフィルタBPFを備えている。
【0039】
この高周波デバイス3は、基板11の第1誘電性素子L1、第2誘電性素子L2および第3誘電性素子L3にそれぞれ対向する位置に開口34(34A,34B,34C)を有するものである。開口34A,34B,34Cは上記実施の形態の開口14,24とは異なり、基板11を貫通することなく、絶縁膜12との間に中空構造を有するものとなっている。
【0040】
図6において説明した開口14による信号損失低減の効果は、基板11部分と素子の最下層の配線層15aとの間の空隙が大きいほど効果が高まるが、無限に改善されるわけではなく、所定の大きさで特性は頭打ちとなる。頭打ちになる大きさは開口14に対応する位置に構成した素子14の投影面積や金属層の厚みなどによって決まる。従って、開口14を構成する際に必要な基板11の加工は必ずしも完全な除去(貫通構造)を必要とせず、図10に示したように第1誘電性素子L1、第2誘電性素子L2および第3誘電性素子L3を構成する配線層から一定の距離の中空構造があればよい。
【0041】
このような中空構造の形成方法について図11を参照して説明する。まず、図11(A)に示したように熱酸化してシリコン基板(基板11)上に絶縁層12を形成する。この絶縁層12上に配線材料となる、例えばAlを所定の形状に成膜し、1層目の配線層15aを形成する。次に、図11(B)に示したように、絶縁層12および配線層15aを覆うように誘電体膜13aを成膜し、この誘電体膜13aに貫通孔17aを形成したのち、この貫通孔17aにAlを充填してビアコンタクト16aを形成する。続いて誘電体膜13a上に同様の配線プロセスを行い、2層目の配線層15b、誘電体膜13b、ビアコンタクト16bを形成する。次に、図11(C)に示したように、誘電層13b上に3層目の配線層15cを形成したのち、保護膜としての誘電体膜13cにより配線全体を覆う。続いて、図11(D)に示したように、例えばドライエッチングにより誘電体膜13a,13b,13cに、シリコン基板11の加工に用いるエッチャントを通すためのエッチングホール34aを形成する。最後に、このエッチングホール34aを通して、ゼノンエッチャーによってシリコン基板をエッチングすることにより開口34を形成する。
【0042】
[第4の実施の形態]
図12は本発明の第4の実施の形態に係る高周波デバイス4の本体部分の構造を表すものである。図13はこの高周波デバイス4全体の断面構成、図14はその等価回路をそれぞれ表している。この高周波デバイス4は素子としてハイパスフィルタHPFを備えたものである。このハイパスフィルタHPFは、信号線路からクラウンドレベルに接続された第1誘電性素子L1および第2誘導性素子L2と、これら第1誘電性素子L1と第2誘導性素子L2との間において信号線路に直列に接続された容量性素子Cとにより構成されている。第1誘電性素子L1および第2誘導性素子L2の具体的構造は第1の実施の形態と同様である。容量性素子C1は誘電体層13を間にした配線層15c,15dにより構成されている。
【0043】
この高周波デバイス4では、第1誘電性素子L1および第2誘導性素子L2に対向する位置に開口44A,44Bが設けられている。その作用効果は上記実施の形態と同様である。なお、ここでは最小限の構成である3次のHPFであるが、その次数を制限するものではない。フィルタ特性として、例えば抑圧線の肩やリップル形状のニーズに合わせ、必要な次数とHPFを構成する各素子の大きさは任意に選択できるものである。
【0044】
[第5の実施の形態]
図15は本発明の第5の実施の形態に係る高周波デバイス5の素子本体を取り出して表したものであり、図16はこの高周波デバイス1の全体の断面構成、図17はその等価回路を表したものである。この高周波デバイス5は素子としてローパスフィルタLPFを備えている。このローパスフィルタLPFは、信号線路に直列に接続された第1誘導性素子L1と、信号線路からクラウンドレベルに接続された第1容量性素子C1および第2容量性素子C2とにより構成されている。第1容量性素子C1および第2容量性素子C2はともに、配線層15b,15cにより構成されている。
【0045】
本実施の形態では、第1誘導性素子L1に対向する位置に開口55が形成されているが、この開口55による効果も上記実施の形態と同様である。なお、このローパスフィルタLPFの次数も制限されるものではないことは上記ハイパスフィルタHPFの場合と同様である。
【0046】
[第6の実施の形態]
図18は本発明の第6の実施の形態に係る高周波デバイス5の素子本体を取り出して表したものであり、図19はこの高周波デバイス1の全体の断面構成、図20はその等価回路を表したものである。この高周波デバイス6はインピーダンスマッチング回路IMを備えている。このインピーダンスマッチング回路IMは、信号線路に直列に接続された第1誘導性素子L1、信号線路からクラウンドレベルに接続された第2誘導性素子L2、およびこの第2誘導性素子L2に並列に接続された容量性素子Cと抵抗性素子Rとの直列回路により構成されている。容量性素子C1は配線層15b,15cにより構成されている。抵抗性素子Rは、配線層15aにより構成されている。配線層15aは所望の比抵抗を有するようにリンドープ量が制御されたポリシリコン配線である。因みに、配線層15aの抵抗値はその比抵抗と配線層15aの長さによって決定され、高い抵抗値を得る際には、配線を細くしてミアンダ状にし、フットプリントが小さくなるようにする。
【0047】
本実施の形態では、第1誘電性素子L1および第2誘導性素子L2に対向する位置に共通の開口64が設けられている。その作用効果も上記実施の形態と同様である。
【0048】
このように本発明の高周波デバイスはフィルタ回路の他に、種々の回路への応用が可能である。
【0049】
以上、第1〜第6の実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されるものではなく、種々変形可能である。例えば、基板11に設ける開口は全体が空隙である必要はなく、例えば図21に示した開口74のようにメッシュ形状等一定のパターンを有するものとしてもよい。基板11を除去する領域や大きさは、素子の電気的特性に関わる要件、特に対地容量や誘電損失に削減目標を定め、十分に効果が得られる面積、深さとすれはよい。
【符号の説明】
【0050】
1,2,3,4,5,6…高周波デバイス、11…基板、12…絶縁層、13…誘電体層、BPS…バンドパスフィルタ、14,24,34,44,54,64,74…開口、15a〜15d…配線層、16a,16b…層間貫通配線層(ビアコンタクト)、34a…エッチングホール、HPF…ハイパスフィルタ、LPF…ローパスフィルタ、IM…インピーダンスマッチング回路。
【技術分野】
【0001】
本発明は、MEMS(Micro Electro Mechanical Systems;マイクロマシン)に用いられる高周波デバイスに係り、特にフィルタ回路などの高周波信号用のアナログ回路を含む高周波デバイスに関する。
【背景技術】
【0002】
テレビやラジオ放送、あるいは無線LANの電波を送受信する回路の要素として、バンドパスフィルタやローパスフィルタは必須の要素で、伝送信号の品質に多大な影響を与える重要な電子部品である。この市場で代表的な製品としてはセラミックフィルタがある(例えば特許文献1)。セラミックフィルタとしては周波数帯ごとに種々の製品が提供されている。例えばテレビジョンやラジオの送受信回路のMHz帯域ではSAW(Surface Acoustic Wave )フィルタが、無線LANや携帯の送受信回路のGHz帯域では積層セラミックフィルタが提供されている。
【0003】
セラミックフィルタは高いフィルタ特性を提供する優れたデバイスであるが、サイズが大きいという課題を有している。近年では携帯電話、携帯プレイヤーおよびネットPC(Personal Computer )といった携帯機器にも、テレビ、ラジオおよび無線LANの機能が備わるようになってきたことから、これまでの特性を保ちつつ、格段に小さいフィルタ素子が望まれている。セラミックフィルタも技術革新が進み、0608サイズのチップ型積層セラミックフィルタも商品化されてはいるが、セット機器の設計においては、さらに一桁小さい素子が必要とされている。
【0004】
セラミックフィルタ以外にも、高性能かつ小型のフィルタ素子の開発が進められている。その一例として、シリコン基板上に形成するフィルタ素子があり、近年のCMOS(Complementary metal oxide semiconductor) 回路の高周波特性の向上に伴って特に注目度が高い。シリコン基板上にCMOSプロセスによって所望のフィルタ回路を形成できれば、他のCMOS回路との混載回路も可能になり、セラミックフィルタより一桁以上小さな回路を実現することができる。
【0005】
このようなフィルタ素子として高周波フィルタ回路が開発されている(例えば特許文献2)。この高周波フィルタ回路は、シリコン基板の表面に設けられた高周波伝送線路の一部として設けられるものであり、信号線路と、この信号線路の下に形成された誘電薄膜と、シリコン基板とにより、平面パターンによる容量性素子、誘導性素子および抵抗性素子を構成している。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開2007−220874号公報
【特許文献2】特開2003−297924号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、上記に例示したシリコン基板上のフィルタ素子では、同一周波数帯のセラミックフィルタと比較すると性能面でやや劣るという問題があった。これはシリコンはセラミック材料と比較して比抵抗値が小さいため、基板内で生じる渦電流や信号線―基板間、あるいは信号線間の不要な寄生容量により、信号損失が発生することが原因である。このような渦電流や寄生容量に対する対策としては、絶縁膜を厚く積層した上に配線パターンをレイアウトしてシリコン基板との干渉を低減したり、それぞれの配線を広く離すといった方法が考えられる。しかしながら、このような改善方法は素子サイズを大きくする方向に作用し、シリコンフィルタの特質を損なうものである。なお、この問題はフィルタ回路に限らず、誘導性素子や容量性素子を含む高周波アナログ回路に共通する。
【0008】
本発明はかかる問題点に鑑みてなされたもので、その目的は、渦電流や寄生容量の発生を抑制することができ、優れた高周波特性を示す小型の高周波デバイスを提供することにある。
【課題を解決するための手段】
【0009】
本発明の高周波デバイスは、開口を有する基板と、基板上の誘電体層と、誘電体層の内部または誘電体層上に設けられると共に、少なくとも1つが開口に対向する複数の電子素子とを備えたものである。ここに、「開口」とは基板を選択的に除去することにより形成されたものであり、基板の表面から裏面まで貫通したもの(貫通構造)、基板の厚み方向の一部(特に素子側の部分)を除去したもの(中空構造)、更にはメッシュ状等一定のパターンによって除去したものを含むものである。「開口」の数は1つに限らず、複数としてもよく、また1の開口に対向する素子の数も1つに限らず、複数としてもよい。
【0010】
この高周波デバイスでは、基板の特定の電子素子(特に誘導性素子)に対向する位置には開口が存在し、基板部分が存在しないあるいは中空構造が設けられていることから、基板部分と素子との間での寄生容量の発生や渦電流の発生が抑制される。
【発明の効果】
【0011】
本発明の高周波デバイスによれば、基板の特定の電子素子(特に誘導性素子)に対向する位置に開口を設けるようにしたので、基板部分と素子との間での寄生容量や渦電流の発生を抑制することができ、よって、電子回路、特にフィルタ回路の特性を向上させることができる。
【図面の簡単な説明】
【0012】
【図1】本発明の第1の実施の形態に係る高周波デバイスの本体部分の斜視図である。
【図2】高周波デバイスの断面構成図である。
【図3】高周波デバイスの等価回路図である。
【図4】図1に示した高周波デバイスの製造方法の一例を示す断面図である。
【図5】図4に続く工程を表す断面図である。
【図6】高周波デバイスの効果を説明するための模式図である。
【図7】図1に示した高周波デバイスおよび比較例の等価回路図である。
【図8】図1に示した高周波デバイスおよび比較例の周波数特性を表す図である。
【図9】第2の実施の形態に係る高周波デバイスの断面構成図である。
【図10】第3の実施の形態に係る高周波デバイスの断面構成図である。
【図11】図10に示した高周波デバイスの製造方法の一例を示す平面図および断面図である。
【図12】第4の実施の形態に係る高周波デバイスの本体部分の斜視図である。
【図13】高周波デバイスの断面構成図である。
【図14】高周波デバイスの等価回路図である。
【図15】第5の実施の形態に係る高周波デバイスの本体部分の斜視図である。
【図16】高周波デバイスの断面構成図である。
【図17】高周波デバイスの等価回路図である。
【図18】第6の実施の形態に係る高周波デバイスの本体部分の斜視図である。
【図19】高周波デバイスの断面構成図である。
【図20】高周波デバイスの等価回路図である。
【図21】開口パターンの変形例を表す図である。
【発明を実施するための形態】
【0013】
以下、本発明の実施の形態について、以下の順に図面を参照しつつ説明する。
[第1の実施の形態]
(1)全体構成
(2)製造方法
[第2の実施の形態]
複数の開口を有する高周波デバイス
[第3の実施の形態]
開口に基板の一部を残した高周波デバイス
[第4の実施の形態]
アナログ回路としてハイパスフィルタを有する高周波デバイス
[第5の実施の形態]
アナログ回路としてローパスフィルタを有する高周波デバイス
[第6の実施の形態]
アナログ回路としてインピーダンスマッチング回路を有する高周波デバイス
【0014】
[第1の実施の形態]
(1)全体構成
図1は本発明の第1の実施の形態に係る高周波デバイス1の素子本体を取り出したものであり、図2はこの高周波デバイス1の全体の断面構造を表したものである。この高周波デバイス1は、基板11上の誘電体層13にアナログ回路としてバンドパスフィルタBPFを備えている。
【0015】
バンドパスフィルタBPFは例えば6個のLC素子から構成されている。すなわちこのBPFは図3の等価回路に示したように、信号線路に対して直列に接続された第1誘導性素子L1および第1容量性素子C1と、この直列回路の入力端からグラウンドレベルに接続された第2誘導性素子L2および第2容量性素子C2と、同直列回路の出力端からグラウンドレベルに接続された第3誘導性素子L3および第3容量性素子C3とにより構成されたものである。
【0016】
基板11としては例えば厚みが50〜400μmのシリコン基板を用いる。なお、基板11としてはこれに限るものではなく、他の半導体材料や誘電体材料を用いるようにしてもよい。他の半導体材料としては例えば、SiGe,GaAs等が、誘電体材料としては例えば、セラミック、ガラス(例えばPyrex,SD2,石英)、樹脂(FR4,BTレンジ)等が挙げられる。また、実装基板として用いられる一般名FR−4(ガラスエポキシ)等を用いるようにしてもよい。
【0017】
本実施の形態においては、基板11の第1誘導性素子L1に対向する位置には基板11を貫通してなる開口14が設けられている。ここでは、この開口14は絶縁膜12および誘電体層13の一部まで拡大されているが、少なくとも基板11に設けられていればよい。開口14の平面パターンは例えば円形状または矩形状であるが,これに限定されるものではなく、対向配置される素子(第1誘導性素子L1)の形状および大きさとの関係で決定される。
【0018】
基板11と誘電体層13との間には絶縁層12が設けられている。この絶縁膜12は例えば厚みが0.01〜4μmのシリコン酸化膜(SiO2)上に厚みが0.01〜0.3μmのシリコン窒化膜(SiN)を形成したものである。この絶縁膜12は後述のように基板11に開口14を設ける際のエッチングストッパ層となるものであるが、メンブレン素子の性能達成のための構造としては、必須のものではない。なお、ここでは第1誘電性素子L1が開口14に対向する位置に形成されているが、他の素子(第2誘電性素子L2,第3誘電体素子L3,第1容量性素子C1,第2容量性素子C2または第3容量性素子C3)のいずれか1つあるいは複数がこの位置に形成されていてもよい。但し、開口14は後述の信号損失の抑制効果との関係から少なくとも誘電性素子に対向する位置にあることが望ましい。
【0019】
誘電体層13は高周波信号に対して損失の少ない低誘電体率材料、例えばベンゾシクロブテン(BCB)により形成されている。この誘電体層13の厚みは電気的特性と機械強度の両面から決定され、例えば1〜20μmである。誘電体層13としては、一般に利用される誘電体材料のうち高周波信号に対して損失が少なく、かつ上記のように基板11に開口14を設けても架橋構造を保持できる程度の強度を有するものであれば、他の材料を用いることもできる。具体的にはポリイミド(PI)、パリレンおよびダイヤモンドライクカーボン(DLC)などの有機材料の他に、SiO2などの無機材料を用いることも可能である。(※ご確認お願いします。)
【0020】
誘電体層13内およびその上には多層構造の配線層が設けられている。バンドパスフィルタBPFを構成する各素子は、これら誘電体層13上に形成された配線層、あるいは誘電体層13内に埋設された多層配線層と層間貫通配線層(ビアコンタクト)との組み合わせにより構成されている。これら配線層は導電性材料,例えばAl(アルミニウム),AlCu(アルミニウム銅)などの金属材料により形成されている。
【0021】
具体的に入力側から説明すると、第2誘導性素子L2は、誘電体層13内の第1〜3配線層15a〜15c、誘電体層13上の配線層15dおよびこれら配線層間を接続するビアコンタクト16a〜16cにより構成されている。第2容量性素子C2は、誘電体層13を間にした第2配線層15bと第3配線層15cとにより構成されており、第2配線層15bにはビアコンタクト16aを介して第1配線層15aが、第3配線層15cにはビアコンタクト16cを介して配線層15dが接続されている。第1誘導性素子L1は誘電体層13上のコイルパターンを有する配線層15aにより構成されている。第1容量性素子C1および第3容量性素子C3は、誘電体層13を間にした第3配線層15cと第4配線層15dとにより構成されている。第3誘導性素子L3は、誘電体層13内の第1〜3配線層15a〜15c、誘電体層13上の配線層15dおよびこれら配線層間を接続するビアコンタクト16a〜16cにより構成されている。
【0022】
この高周波デバイス1は例えば図4(A)〜(C)および図5(A),(B)に示した方法により製造することができる。
【0023】
(2)製造方法
まず、図4(A)に示したように、シリコン基板(基板11)上に絶縁層12を形成する。ここでは、基板11の材料がシリコンであるので、絶縁層12としてシリコンとのエッチング選択性を有するシリコン酸化膜(SiO2)およびシリコン窒化膜(SiN)の積層膜を形成する。具体的には、例えば厚さ0.6mmのシリコン基板を1000℃で加熱し、水蒸気雰囲気下における熱酸化によって厚さ3μmのSiO2膜を形成する。次に、基板11の一方の側(裏面)のSiO2膜を研磨除去して基板11の厚さを例えば0.5mmとする。次いで、この基板11の表面のSiO2 膜上に例えばCVD(Chemical Vapor Deposition;化学的気相成長)法により厚さ0.1〜0.3μmのSiN膜を形成する。
【0024】
続いて、図4(B)に示したように絶縁層12上に配線材料となる例えばAlを成膜し、例えばドライエッチングにより所定の形状に加工することにより1層目の配線層15a(第1配線)を形成する。続いて、図4(C)に示したように絶縁層12および配線層15a上に誘電体膜13を形成し、この誘電体膜13にビアコンタクト16aを形成する。具体的には、低誘電体率材料であるBCBを用いてスピンコート法により誘電体層13を形成し、この誘電体層13に対して下層の配線層15aに達する貫通孔(ビアホール)17を形成したのち、この貫通孔17にAlを充填してビアコンタクト16aを形成する。
【0025】
次に、同様の方法を用いて、図5(A)に示したように2層目の配線層15b(第2配線層)、誘電体層13、ビアコンタクト16bおよび3層目の配線層15c(第3配線層)を形成し、更に、誘電体層13,ビアコンタクト16cおよび4層目の配線層15d(第4配線層)を形成する。
【0026】
最後に、図5(B)に示したように、基板11の裏面側から選択的に除去することにより開口14を形成する。具体的には例えば基板11の裏面上にハードマスクを形成したのち、例えばDRIE(Deep Reactive Ion Etching )によって基板11をエッチングして開口14を形成し、所望のメンブレン構造を得る。エッチング条件としては、ボッシュプロセスとして知られているSF6/C4H8による垂直加工や、XeF2によるドライプロセスが用いられる。また、水酸化テトラメチルアンモニウム(TMAH)や水酸化カリウム(KOH)を用いたウエットプロセスを用いてもよい。このとき基板11と誘電体層13との間に設けた絶縁層12がエッチングストッパ層として働くので、絶縁層12においてエッチングが停止する。なお、中空素子である誘電性素子L1以外の配線設計によって決定される絶縁層12の厚さが薄い場合には、図5(B)に示したようにオーバーエッチングが発生する場合もある。
【0027】
本実施の形態の高周波デバイス1では、基板11の、バンドパスフィルタBPFを構成するLC素子のうち、特に第1誘導性素子L1に対向する位置に開口14が設けられているため、第1誘導性素子L1の直下での基板11部分による信号損失を抑制することができ、素子特性が向上する。
【0028】
図6(A)〜(C)はこの開口14を設けたことによる素子特性への影響を説明するものである。第1誘導性素子L1(インダクタ)には高周波信号の伝送により磁束Bが発生する(図6(A))。このとき基板11部分が磁束Bの通り道に存在する(従来のように基板11に開口14が存在しない)と、基板11中に渦電流が生じて磁束Bに損失が生ずる(図6(B))。これによりインダクタのQ値が低下するという問題が生ずる。これに対して本実施の形態では、第1誘導性素子L1に対向する位置の基板11に開口14を有し、その分だけ基板11中の渦電流による磁束の損失が軽減されるので、より高いQ値を得ることができる(図6(C))。なお、図6(B),(C)では磁束Bの損失分を矢印の長さの違いにより示している。
【0029】
図7はFMチューナ用BPSを有する本実施の形態の高周波デバイス1と従来のデバイス(比較例)との特性を比較したものである。図7(A)は比較例の等価回路、同図(B)は本実施の形態の等価回路である(図3参照)。比較例のデバイス100の第1誘導性素子L1はシリコン基板との間に寄生容量C0を有する。この寄生容量C0の発生は構造上避けようがなく、レイアウトの工夫によってできる限り小さくするほかはない。MHz帯のバンドパスフィルタ用に設計されたμH以下のインダクタでも、0.1pF程度の寄生容量を見込む必要がある。
【0030】
これに対して本実施の形態の高周波デバイス1では、3つのインダクタ素子のうち、特に第1誘電性素子L1に対向する位置に開口14を有するため寄生容量の発生を抑制することができる。このように寄生容量の発生要因となる基板11を選択的に除去することによって、寄生容量の大きさを等価回路としては無視できるレベルに小さくすることが可能になる。
【0031】
図8は、本実施の形態の高周波デバイス1と比較例のデバイス111とをSPICEモデルを用いて比較計算した周波数特性を表したものである。横軸は周波数(FM放送帯を含む60〜100MHz)、縦軸は挿入損失および位相をそれぞれ表している。挿入損失は縦軸左にdB単位、位相は縦軸右にdegree単位で表示した。比較例(デバイス111)の計測結果(挿入損失C,位相D)は、挿入損失Cおよび位相Dともに歪んだ形状をしている。従来技術を用いて理想的な形状を実現するには、フィルタを高次にする他、構成素子のチューニング試作と計算のカットアンドトライの繰り返しが必要になる。従って、理想的な形状を実現するには、素子サイズを大きくしたりコストをかけて設計するほかはない。これに対して本実施の形態の高周波デバイス1(挿入損失A,位相B)は、挿入損失Aおよび位相Bともに滑らかな形状を有している。よって素子サイズを変えることも回路設計を変えることもなく理想的な特性を容易に得ることができる。
【0032】
このように本実施の形態では、バンドパスフィルタBPFを構成する6個のLC素子のうち第1誘電性素子L1に対向する位置の基板11に開口14を設けるようにしたので、寄生容量と渦電流による信号損失を同時に低減することができる。よってフィルタ特性を向上させることができ、また、低次すなわち小型で、且つ短い設計期間で所望のフィルタ特性を実現することが可能となる。
【0033】
また、本実施の形態では、誘導性素子L2,L3および容量性素子C1〜C3の各素子を多層配線とビアコンタクトとを組み合わせた立体構造としているので、これによっても回路サイズの縮小が可能になる。
【0034】
以下、他の実施の形態を説明するが、第1の実施の形態と同一の構成要素については同一符号を付してその説明は省略すると共に、対応する構成要素の参照符号を実施の形態毎に第1の実施の形態の参照符号に適宜,10,20,30,40,50を追加したものとする。
【0035】
[第2の実施の形態]
図9は本発明の第2の実施の形態に係る高周波デバイス2の断面構成を表したものである。この高周波デバイス2も上記実施の形態と同様に素子としてバンドパスフィルタBPFを備えている。
【0036】
この高周波デバイス2は基板11に複数の開口24(24A〜24C)を有するものである。すなわち第1誘電性素子L1に加え、第2誘電性素子L2および第3誘電性素子L3に対向する位置にそれぞれ開口24A,24B,24Cが設けられている。勿論、開口25のレイアウトはこれに限るものではなく、基板11のエッチング工程において任意の位置に任意の個数、任意の大きさのものを形成することができる。
【0037】
このような構成により本実施の形態では、第1誘電性素子L1に加え、第2誘電性素子L2および第3誘電性素子L3の信号損失をも抑制することが可能になり、より効果的である。
【0038】
[第3の実施の形態]
図10は本発明の第3の実施の形態に係る高周波デバイス3の断面構成を表したもので、この高周波デバイス3もバンドパスフィルタBPFを備えている。
【0039】
この高周波デバイス3は、基板11の第1誘電性素子L1、第2誘電性素子L2および第3誘電性素子L3にそれぞれ対向する位置に開口34(34A,34B,34C)を有するものである。開口34A,34B,34Cは上記実施の形態の開口14,24とは異なり、基板11を貫通することなく、絶縁膜12との間に中空構造を有するものとなっている。
【0040】
図6において説明した開口14による信号損失低減の効果は、基板11部分と素子の最下層の配線層15aとの間の空隙が大きいほど効果が高まるが、無限に改善されるわけではなく、所定の大きさで特性は頭打ちとなる。頭打ちになる大きさは開口14に対応する位置に構成した素子14の投影面積や金属層の厚みなどによって決まる。従って、開口14を構成する際に必要な基板11の加工は必ずしも完全な除去(貫通構造)を必要とせず、図10に示したように第1誘電性素子L1、第2誘電性素子L2および第3誘電性素子L3を構成する配線層から一定の距離の中空構造があればよい。
【0041】
このような中空構造の形成方法について図11を参照して説明する。まず、図11(A)に示したように熱酸化してシリコン基板(基板11)上に絶縁層12を形成する。この絶縁層12上に配線材料となる、例えばAlを所定の形状に成膜し、1層目の配線層15aを形成する。次に、図11(B)に示したように、絶縁層12および配線層15aを覆うように誘電体膜13aを成膜し、この誘電体膜13aに貫通孔17aを形成したのち、この貫通孔17aにAlを充填してビアコンタクト16aを形成する。続いて誘電体膜13a上に同様の配線プロセスを行い、2層目の配線層15b、誘電体膜13b、ビアコンタクト16bを形成する。次に、図11(C)に示したように、誘電層13b上に3層目の配線層15cを形成したのち、保護膜としての誘電体膜13cにより配線全体を覆う。続いて、図11(D)に示したように、例えばドライエッチングにより誘電体膜13a,13b,13cに、シリコン基板11の加工に用いるエッチャントを通すためのエッチングホール34aを形成する。最後に、このエッチングホール34aを通して、ゼノンエッチャーによってシリコン基板をエッチングすることにより開口34を形成する。
【0042】
[第4の実施の形態]
図12は本発明の第4の実施の形態に係る高周波デバイス4の本体部分の構造を表すものである。図13はこの高周波デバイス4全体の断面構成、図14はその等価回路をそれぞれ表している。この高周波デバイス4は素子としてハイパスフィルタHPFを備えたものである。このハイパスフィルタHPFは、信号線路からクラウンドレベルに接続された第1誘電性素子L1および第2誘導性素子L2と、これら第1誘電性素子L1と第2誘導性素子L2との間において信号線路に直列に接続された容量性素子Cとにより構成されている。第1誘電性素子L1および第2誘導性素子L2の具体的構造は第1の実施の形態と同様である。容量性素子C1は誘電体層13を間にした配線層15c,15dにより構成されている。
【0043】
この高周波デバイス4では、第1誘電性素子L1および第2誘導性素子L2に対向する位置に開口44A,44Bが設けられている。その作用効果は上記実施の形態と同様である。なお、ここでは最小限の構成である3次のHPFであるが、その次数を制限するものではない。フィルタ特性として、例えば抑圧線の肩やリップル形状のニーズに合わせ、必要な次数とHPFを構成する各素子の大きさは任意に選択できるものである。
【0044】
[第5の実施の形態]
図15は本発明の第5の実施の形態に係る高周波デバイス5の素子本体を取り出して表したものであり、図16はこの高周波デバイス1の全体の断面構成、図17はその等価回路を表したものである。この高周波デバイス5は素子としてローパスフィルタLPFを備えている。このローパスフィルタLPFは、信号線路に直列に接続された第1誘導性素子L1と、信号線路からクラウンドレベルに接続された第1容量性素子C1および第2容量性素子C2とにより構成されている。第1容量性素子C1および第2容量性素子C2はともに、配線層15b,15cにより構成されている。
【0045】
本実施の形態では、第1誘導性素子L1に対向する位置に開口55が形成されているが、この開口55による効果も上記実施の形態と同様である。なお、このローパスフィルタLPFの次数も制限されるものではないことは上記ハイパスフィルタHPFの場合と同様である。
【0046】
[第6の実施の形態]
図18は本発明の第6の実施の形態に係る高周波デバイス5の素子本体を取り出して表したものであり、図19はこの高周波デバイス1の全体の断面構成、図20はその等価回路を表したものである。この高周波デバイス6はインピーダンスマッチング回路IMを備えている。このインピーダンスマッチング回路IMは、信号線路に直列に接続された第1誘導性素子L1、信号線路からクラウンドレベルに接続された第2誘導性素子L2、およびこの第2誘導性素子L2に並列に接続された容量性素子Cと抵抗性素子Rとの直列回路により構成されている。容量性素子C1は配線層15b,15cにより構成されている。抵抗性素子Rは、配線層15aにより構成されている。配線層15aは所望の比抵抗を有するようにリンドープ量が制御されたポリシリコン配線である。因みに、配線層15aの抵抗値はその比抵抗と配線層15aの長さによって決定され、高い抵抗値を得る際には、配線を細くしてミアンダ状にし、フットプリントが小さくなるようにする。
【0047】
本実施の形態では、第1誘電性素子L1および第2誘導性素子L2に対向する位置に共通の開口64が設けられている。その作用効果も上記実施の形態と同様である。
【0048】
このように本発明の高周波デバイスはフィルタ回路の他に、種々の回路への応用が可能である。
【0049】
以上、第1〜第6の実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されるものではなく、種々変形可能である。例えば、基板11に設ける開口は全体が空隙である必要はなく、例えば図21に示した開口74のようにメッシュ形状等一定のパターンを有するものとしてもよい。基板11を除去する領域や大きさは、素子の電気的特性に関わる要件、特に対地容量や誘電損失に削減目標を定め、十分に効果が得られる面積、深さとすれはよい。
【符号の説明】
【0050】
1,2,3,4,5,6…高周波デバイス、11…基板、12…絶縁層、13…誘電体層、BPS…バンドパスフィルタ、14,24,34,44,54,64,74…開口、15a〜15d…配線層、16a,16b…層間貫通配線層(ビアコンタクト)、34a…エッチングホール、HPF…ハイパスフィルタ、LPF…ローパスフィルタ、IM…インピーダンスマッチング回路。
【特許請求の範囲】
【請求項1】
開口を有する基板と、
前記基板上の誘電体層と、
前記誘電体層の内部または前記誘電体層上に設けられると共に、少なくとも1つが前記開口に対向する複数の電子素子と
を備えた高周波デバイス。
【請求項2】
前記基板は半導体基板または誘電体基板である、請求項1記載の高周波デバイス。
【請求項3】
前記基板はシリコン基板である、請求項2記載の高周波デバイス。
【請求項4】
前記電子素子は少なくとも誘導性素子と容量性素子とを含み、前記開口に対向する電子素子は誘導性素子である、請求項1乃至3のいずれか1つに記載の高周波デバイス。
【請求項5】
前記電子素子は更に抵抗性素子を含む、請求項4に記載の高周波デバイス。
【請求項6】
前記複数の電子素子はフィルタ回路を構成する、請求項4に記載の高周波デバイス。
【請求項7】
前記複数の電子素子はインピーダンスマッチング回路を構成する、請求項5に記載の高周波デバイス。
【請求項8】
前記基板と誘電体層との間に絶縁層を有する、請求項1に記載の高周波デバイス。
【請求項1】
開口を有する基板と、
前記基板上の誘電体層と、
前記誘電体層の内部または前記誘電体層上に設けられると共に、少なくとも1つが前記開口に対向する複数の電子素子と
を備えた高周波デバイス。
【請求項2】
前記基板は半導体基板または誘電体基板である、請求項1記載の高周波デバイス。
【請求項3】
前記基板はシリコン基板である、請求項2記載の高周波デバイス。
【請求項4】
前記電子素子は少なくとも誘導性素子と容量性素子とを含み、前記開口に対向する電子素子は誘導性素子である、請求項1乃至3のいずれか1つに記載の高周波デバイス。
【請求項5】
前記電子素子は更に抵抗性素子を含む、請求項4に記載の高周波デバイス。
【請求項6】
前記複数の電子素子はフィルタ回路を構成する、請求項4に記載の高周波デバイス。
【請求項7】
前記複数の電子素子はインピーダンスマッチング回路を構成する、請求項5に記載の高周波デバイス。
【請求項8】
前記基板と誘電体層との間に絶縁層を有する、請求項1に記載の高周波デバイス。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【公開番号】特開2011−40882(P2011−40882A)
【公開日】平成23年2月24日(2011.2.24)
【国際特許分類】
【出願番号】特願2009−184674(P2009−184674)
【出願日】平成21年8月7日(2009.8.7)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.PYREX
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成23年2月24日(2011.2.24)
【国際特許分類】
【出願日】平成21年8月7日(2009.8.7)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.PYREX
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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