装置及び方法は、Ｉ／Ｏインタフェースを様々な種類のインタフェースに構成することによって、ＩＣなどの電気的構成部品のＩ／Ｏ帯域幅を割り当てる。本発明の一実施形態では、Ｉ／Ｏインタフェースは、双方向接点、一方向接点（専用の送信用接点又は専用の受信用接点のいずれかを含む）あるいはメンテナンス又は較正動作モードで使用されるメンテナンス用接点に構成される。Ｉ／Ｏインタフェースは、電子的構成部品内のデータワークロードの変化などのシステムパラメータに応答して、Ｉ／Ｏ帯域幅を最適に割り当てるように周期的に再構成される。システムパラメータには、１）送信・受信バスターンアラウンドの数、２）送信及び／又は受信データパケットの数、３）ユーザ選択可能な設定、４）送信及び／又は受信コマンドの数、５）１つ以上の電子的構成部品からの直接リクエスト、６）１つ以上の電子的構成部品内の待ち行列のトランザクションの数、７）送信バースト長設定、８）バスコマンドの持続時間又はサイクルカウント、及びアドレス／データストローブ、書込み可能、チップ選択、データバリッド、データレディなどの制御ストローブ、９）１つ以上の電気的構成部品の電力及び／又は温度、１０）ソフトウェアアプリケーション又はオペレーティングシステムなどの実行可能なインストラクションからの情報、１１）異なる帯域幅割当てを用いてより優れた性能が得られるかどうかを決定するために、それぞれの期間にわたる多数の統計値が含まれるが、それらに限定されない。システムパラメータの重要性は、本発明の実施形態で時間の経過に応じて加重することが可能である。
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同一差動チャネル上で差動および同相モード信号を伝達する通信システムが記載される。雑音耐性のある通信方式は、差動受信機により容易に検出される小振幅の同相モード信号を使用し、このようにして非常に高い差動データ転送速度を可能にする。いくつかの実施態様は同相モード信号を採用して、差動送信機の特性を調整するための逆方向チャネル信号を送信する。順方向チャネル送信機の調整が非常に悪くて受信された差動データが認識不可能の場合でも、逆方向チャネル制御信号は効果的に伝達される。上述の実施態様に基づくシステムは、ピンまたは通信チャネルを追加することなくこれら利点が得られ、ＡＣ結合およびＤＣ結合の通信チャネルと互換性がある。データ符号方式とそれに対応するデータ回復回路は、複雑な高速ＣＤＲ回路に対する必要性を無くす。

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等化送信機、等化受信機、およびしきい値生成回路を有するシグナリングシステムである。等化送信機は、信号を受信回路に送信する。等化受信機内の第１のサンプリング回路が、信号をサンプリングして、信号が第１のしきい値を上回るかどうかを判定し、等化受信機内の第２のサンプリング回路が、信号をサンプリングして、信号が第２のしきい値を上回るかどうかを判定する。第１の信号が第１および第２のしきい値を上回るかどうかに少なくとも部分的に基づいて、等化送信機の駆動強度と、等化器内の等化信号ドライバの駆動強度とを調節する。第１の信号が第２のしきい値を上回るかどうかに少なくとも部分的に基づいて第２のしきい値を調節する。しきい値生成回路は、第１および第２の制御値を組み合わせて第１のしきい値を生成する。 （もっと読む）

高速、マルチモードＰＡＭシンボル送信のための方法および装置が提供される。マルチモードＰＡＭ出力ドライバは、一つ以上のシンボルを駆動し、一つ以上のシンボルのＰＡＭ変調において用いられるレベルの数は、ＰＡＭモード信号の状態に依存している。さらに、一つ以上のシンボルは、シンボルレートで駆動され、該シンボルレートは、ＰＡＭモード信号に従って選択され、その結果駆動されたシンボルのデータレートが、ＰＡＭモード信号の状態の変化に関して一定である。所与の物理環境でのシンボル送受信について、ＰＡＭレベルの最適数を決定する方法が、さらに提供される。

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本発明は、システムにおける複数の構成要素間の相互接続部のテストを可能にするように構成された方法および装置を提供する。本発明は、周知のパターンの源、たとえばシステムの第１の構成要素におけるパターンバッファ、およびシステムの第２の構成要素に位置するキャプチャバッファを利用する。
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ＣＤＲ回路などの回路には、本発明の実施形態におけるクロック信号に応じて、可変データビットレートを有するデータ信号を受信するサンプラが含まれる。クロック回路が、サンプラに連結され、選択可能な更新レートおよび選択可能な位相調整ステップサイズに応じてクロック信号を生成する。本発明の第２の実施形態において、クロック回路には、第１、第２および第３のステージに連結され、かつ第１および第２のステージ出力信号に応じて位相調整信号をホールドできるストールロジックが含まれる。本発明の第３の実施形態において、表示器が可変データビットレートを検出し、カウンタが調整信号のための選択可能な位相調整ステップサイズを提供する。本発明の第４の実施形態において、クロック回路には、ストールロジック、表示器およびカウンタが含まれる。本発明の第５の実施形態において、クロック回路には、所定期間の第１および第２の調整信号の平均値算出に応じて位相調整信号を出力する平均回路が含まれる。

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２種の動作モードを有するメモリ素子。第一のモードにおいて、データストローブはソース同期されていて、データの送信中である場合、メモリ素子により駆動される。第二のモードにおいて、メモリ素子はデータストローブを駆動しない。このモードでは、データストローブ信号は、書込データをサンプリングする自由継続クロックとして用いられる。コントローラによる読込みデータの取得は、システム・クロックからの較正済み内部タイミング基準を用いてコントローラにより計時される。
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高速通信インターフェースによりＮバス線を有するパラレルバスを管理する。Ｎ＋１本の通信線が確立される。Ｎ＋１本の通信線の１本に対して点検動作を実行する一方、Ｎ＋１本の通信線のＮ本はＮ線バスからのデータに利用できる。動作が完了した後で、点検動作が実行された通信線を変更することにより、Ｎ＋１本の通信線のうちＮ本による通信を妨げることなく、Ｎ＋１本の通信線全てが周期的に点検される。
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電気信号導体を介して送信された信号を受信するための受信回路。第１のサンプリング回路は、信号が第１の閾値レベルを越えるかどうかを示す第１のサンプル値を生成し、第２のサンプリング回路は、信号が第２の閾値レベルを越えるかどうかを示す第２のサンプル値を生成する。第１の選択回路は第１および第２サンプリング回路からの第１および第２のサンプル値を受信し、選択されたサンプル値として出力されるべき第１のサンプル値か第２のサンプル値のいずれかを以前に生成されたサンプル値に従って選択する。

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