【課題】面積増大や消費電流増大を伴うことなくＰＬＬロック時の位相オフセット量により生じるクロックの位相ばらつきを極力小さし、またロック後の温度や電源電圧変動へも対応できるようにする。
【解決手段】基準クロックＣＬＫ１と帰還クロックＣＬＫ２の位相を位相周波数比較器４１で比較した結果に応じて出力クロックＣＬＫ３の周波数を決定するＰＬＬ回路において、出力クロックＣＬＫ３がクロックバッファ６を介して入力する分周回路５と分周回路５の出力クロックが入力し帰還クロックＣＬＫ２を出力する可変遅延回路９と、その帰還クロックＣＬＫ２の位相と基準クロックＣＬＫ１の位相を比較する位相比較器８とを備える。可変遅延回路９は、位相比較器８における基準クロックＣＬＫ１の位相と帰還クロックＣＬＫ２の位相の位相差がキャンセルされるようにその遅延量が制御され、結果としてＰＬＬ出力クロックＣＬＫ３の位相を調整できる。 （もっと読む）

【課題】配線の混雑を減少し、配線効率を向上させることができる電源配線構造を有する半導体集積回路を提供する。
【解決手段】主電源配線層と中間電源配線層との間には、第１の主電源配線と重なる位置に、第１の主電源配線と第１の中間電源配線とを接続する第１の中間接続ビアが設けられ、第２の主電源配線と重なる位置に、第２の主電源配線と第２の中間電源配線とを接続する第２の中間接続ビアが設けられる。中間電源配線層と副電源配線層との間には、第１の中間電源配線と第１の副電源配線とを接続する第１の副接続ビアと、第２の中間電源配線と第２の副電源配線とを接続する第２の副接続ビアとが、それぞれ複数、第１の方向に並ぶ副接続ビア列が、第２の方向に複数配置される。中間電源配線層の第２の中間電源配線には、第２の中間接続ビアと第２の副接続ビアとを接続する接続配線が含まれる。 （もっと読む）

【課題】温度、プロセス、電源電圧の変動に強く、安定したスケルチ検出信号を出力することができるスケルチ検出回路を提供する。
【解決手段】受信した差動信号ＲＸ＋，ＲＸ−の電位振幅が所定値を超えているときその検出信号Ｖｐをパルスとして出力するピーク検出回路１１と、ピーク検出回路１１から出力する検出信号Ｖｐのパルス幅を差動信号ＲＸ＋，ＲＸ−の少なくとも１周期分延長するパルス幅延長回路１２とを備える。ピーク検出回路１１は、差動信号ＲＸ＋，ＲＸ−に同一のＤＣバイアスを与えた後にその差分に対応する電圧信号Ｖｄａｔａを出力する入力差動増幅回路１１Ａと、入力差動増幅回路１１Ａのほぼレプリカ回路として構成され、参照電圧Ｖｒｅｆ’をレベルシフトしたシフト参照電圧Ｖｒｅｆを出力するレプリカ参照電圧生成回路１１Ｂと、電圧信号Ｖｄａｔａとシフト参照電圧Ｖｒｅｆとを比較して検出信号Ｖｐを出力する電圧比較回路１１Ｃと、を備える。 （もっと読む）

【課題】 回路規模の増大を抑えたまま、高画質の画像を得ることができる画像処理装置を提供する。
【解決手段】 入力される画像データＩＮを、画像特徴抽出回路１１でフレームＮ−１の期間の後半から次のフレームＮの期間の前半にかけて収集して画像データＩＮの特徴を抽出し、フレームＮの期間の前半の終了後に、補正係数演算回路２０でフレームＮ＋１の期間に設定される補正係数を、上記抽出した特徴に応じて演算し、その補整係数を画像補整演算回路３０でフレームＮ＋１の画像データに反映させる。 （もっと読む）

【課題】 ＰＯＮにおける送受信データの信号品質を安価に評価することができる信号品質評価方法および信号品質評価システムを提供する。
【解決手段】 ２ビットを１単位としてトグルされる擬似ランダム連続データを基本にしてプリアンブル部終了後に１ビットを挿入して１８０度の位相ずれを生じさせた試験用バーストモードデータをデータ生成機１１で生成してＯＬＴ２０に入力し、ＣＤＲ回路２１で試験用バーストモードデータのパターンを判定し、判定されたパターンと期待値パターンとを受信比較機１２で比較してビット誤り率（ＢＥＲ）を算出する。 （もっと読む）

【課題】 回路面積を小さく抑えたまま、出力電圧レベルのテストを短時間で且つ高精度に行なうことができる半導体集積回路を提供する。
【解決手段】 接点１４＿１をオン状態にして内部回路１０＿１から‘Ｌ’レベルの信号Ｓ１を印加してＰＭＯＳトランジスタ１１＿１をオン状態にするとともに、接点１５＿２をオン状態にしてＮＭＯＳトランジスタ１３＿３，１１＿２からなるカレントミラーを形成してＮＭＯＳトランジスタ１１＿２に、電流Ｉ３がミラーされた電流Ｉ５を流して、出力端子１２の電圧ＶＯＨのレベルをテストし、また、接点１５＿１をオン状態にして内部回路１０＿２から‘Ｈ’レベルの信号Ｓ２を印加してＮＭＯＳトランジスタ１１＿２をオン状態にするとともに、接点１４＿２をオン状態にしてＰＭＯＳトランジスタ１３＿２，１１＿１からなるカレントミラーを形成してＰＭＯＳトランジスタ１１＿１に、電流Ｉ２がミラー化された電流Ｉ４を流して、出力端子１２の電圧ＶＯＬのレベルをテストする。 （もっと読む）

【課題】シリサイド層上に成膜された層間絶縁膜の剥離による、半導体装置の製造歩留まりの低下等の不具合発生を防止できる半導体装置の製造方法を提供する。
【解決手段】サリサイド工程を行うに際し、素子形成領域以外の半導体基板表面の露出領域の少なくとも一部に、素子形成領域以外の半導体基板表面の露出領域の半導体基板表面にシリサイド層が形成されることを防止するマスクとなるサリサイドブロックを半導体基板表面上に形成する。素子形成領域以外の半導体基板表面の露出領域は、半導体ウェハの周辺露光領域境界から高融点金属の成膜領域境界までのリング状の領域、スクライブラインの領域を含む。 （もっと読む）

【課題】面積効率が高く、応答性およびＥＳＤ耐性も問題が生じないノイズ低減回路を提供する。
【解決手段】ノイズ低減回路は、電源とグランドとの間に配置された容量素子および抵抗素子を含むデカップリング容量回路と、容量素子と抵抗素子との接続点とグランドもしくは電源との間に接続されたダイオード素子とを備える。電源とグランドとの間の電位差が小さくなった場合、ダイオード素子がオン状態になると、グランドからグランド、または、電源から電源へ向かって電流が流れることで、電源ノイズを瞬時に低減できる。 （もっと読む）

【課題】特別な素子を用いず、実現するための費用も抑えることができる電源装置と、その制御方法、ならびに、回路構成が簡単で外部との接続端子数も少ない制御用半導体装置を提供する。
【解決手段】２次側回路が同期整流方式の２次側スイッチング素子を用いて出力電圧の整流を行う電源装置において、２次側回路が有する補助巻線に現れる信号、もしくは、２次巻線のタップに現れる信号に基づいて、２次側スイッチング素子をオンおよびオフとすべきタイミングを検知し、この検知したタイミングに基づいて、２次側スイッチング素子の動作を制御する駆動信号を生成し、駆動信号により２次側スイッチング素子の動作を制御する。 （もっと読む）

【課題】ＰＬＬ回路のリファレンスクロックが停止された後に再開された場合、再開後のリファレンスクロックとフィードバッククロックとの位相合わせを短時間で行い、再ロックさせることができるＰＬＬ位相合わせ回路を提供する。
【解決手段】ＰＬＬ位相合わせ回路は、ＰＬＬ回路と、フィードバッククロックを分周する第１の分周回路と、ＰＬＬ回路の出力クロックを分周する第２の分周回路と、リファレンスクロックの動作状態を監視するクロックモニタ回路とを備える。第１の分周回路の分周数は、第２の分周回路の分周数と等しく、クロックモニタ回路が、リファレンスクロックが停止されたことを検出すると、第１の分周回路がリセットされてフィードバッククロックが停止され、リファレンスクロックが再開されたことを検出すると、第１の分周回路のリセットが解除されてフィードバッククロックが再開される。 （もっと読む）