【課題】 少なくとも２つの選択ＩＯブロックから選択したＩＯブロックのパッドの利用を可能にしながらリーク電流の発生が防止された半導体集積回路、その半導体集積回路の試験方法、およびその半導体集積回路が搭載された半導体集積回路パッケージを提供する。
【解決手段】 入力モードにされた第１の専用ＩＯバッファ１１０に接続されたパッド１０１に入力された信号を、第１の専用ＩＯバッファ１１０が有する三値入力バッファから共通の信号線１３に出力し、この信号を、出力モードにされた第２の専用ＩＯバッファ２１０が有する三値出力バッファを経由して、その第２の専用ＩＯバッファ２１０が有する三値入力バッファに供給して、その入力電圧を確定する。 （もっと読む）

【課題】 設計の手間が削減されるとともに、入力信号に混入しているＤＣ成分に起因するスプリアスの発生を防止することができるＳＳＢ変調回路を提供する。
【解決手段】 ＳＳＢ変調回路２の入力側に設けられたヒルベルト変換回路１０で、周波数軸上において、正の周波数領域においては＋１を乗算し、負の周波数領域については−１を乗算し、ＤＣ成分については０を乗算して出力する変換を行なって、入力信号に混入しているＤＣ成分を除去してからＳＳＢ変調回路２でＳＳＢ変調信号を生成して出力する。 （もっと読む）

【課題】 低消費電力化が図られた演算回路を提供することを目的とする。
【解決手段】 第２の電源分離領域１２に対応して設けられた第２の電力制御回路２２が、第２の電源分離領域１２よりも一段だけ前段の第１の電源分離領域１１での情報パケットＡの処理の開始時点で、第２の電源分離領域１２への電力供給を開始するとともに、第２の電源分離領域１２での情報パケットＢの処理の終了時点で第２の電源分離領域１２への供給電力を遮断する。 （もっと読む）

【課題】回路規模の増大およびリーク電流の発生を抑えたまま、半導体集積回路内の素子をＥＳＤサージから保護することができるＥＳＤ保護回路を提供する。
【解決手段】Ｐ型基板１１１上にＮ型の埋込層１１２とその埋込層１１２を取り巻くＮウェル層１１３でＰ型基板１１１から分離したＰウェル領域１１４に、ドレイン用のＮ^＋領域１１７と、ゲート電極１１８と、バックゲート用のＰ^＋領域１２０と、ソース用のＮ^＋領域１１９とを形成し、ゲート、ソースおよびバックゲートを短絡させたＮＭＯＳトランジスタ１００を、電源端子と入力端子との間に配備し、ソースを電源側に接続するとともにドレインを入力端子に接続した。 （もっと読む）

【課題】簡単な構成で長周期のＧＯＬＤ擬似乱数を生成させる。
【解決手段】Ｍ系列擬似乱数生成回路１０Ａ，２０Ａと、それらＭ系列擬似乱数生成回路１０Ａ，２０Ａが生成するＭ系列擬似乱数の間の排他的論理和演算を行ってＧＯＬＤ系列擬似乱数を生成する排他的論理和演算回路ＸＯＲ３０とからなる、ＧＯＬＤ系列擬似乱数生成回路である。Ｍ系列擬似乱数生成回路１０Ａ，２０Ａは、その少なくとも一方が、互いに異なる複数のフィードバック回路と、該複数のフィードバック回路のうちから１つを選択するセレクタとを有し、該セレクタによる選択に応じて互いに異なる複数のＭ系列擬似乱数を生成する。 （もっと読む）

【課題】メモリ動作時の消費電力を低減することができるメモリ制御回路を提供する。
【解決手段】メモリ制御回路は、メモリとして、例えばＤＤＲメモリの動作を制御するものであり、ＤＤＲメモリのＲＡＳＮ端子，ＣＡＳＮ端子，ＷＥＮ端子，ＡＤＤ端子およびＢＡ端子に入力するそれぞれの信号を出力するスリーステートバッファと、ＤＤＲメモリが動作時に、該ＤＤＲメモリのＣＳＮ端子に入力されるＣＳＮ信号またはこれに対応する当該メモリ制御回路の内部信号に基づいて、スリーステートバッファに入力される出力イネーブル信号を生成する生成回路とを有する。ここで、スリーステートバッファは、出力イネーブル信号がアクティブ状態の期間、動作状態となり、出力イネーブル信号が非アクティブ状態の期間、出力がハイインピーダンス状態となることにより、上記課題を解決する。 （もっと読む）

【課題】簡単な構成で差動信号のオフセット電圧と差動電圧の評価を行うことができる差動バッファのテスト方法およびテスト回路を提供する。
【解決手段】テスト回路は、差動バッファから出力される差動信号の各々とテスタの第１および第２のテストチャネルとの間にそれぞれ接続された第１および第２の抵抗素子と、第１の抵抗素子と第１のテストチャネルの間の第１のノードと、第２の抵抗素子と第２のテストチャネルの間の第２のノードと、の間に接続された容量素子とを備えている。このテスト回路を用いて、テスタにより、テストパターンに基づいて、差動バッファのオフセット電圧と差動電圧の評価を行う。 （もっと読む）

【課題】段差上に被覆された被エッチング膜を大幅にオーバーエッチングすることなく、エッチング残渣を除去することができるとともに、下地酸化膜を薄膜化することができる半導体装置の製造方法を提供する。
【解決手段】配線パターンが形成された半導体基板上に酸化膜を被覆する工程と、酸化膜上に導電材料の被エッチング膜を被覆する工程と、炭素を含まず硫黄を含む化合物を添加して、被エッチング膜を酸化膜に対して選択性を持たせつつプラズマエッチングしてパターニングする工程とを含む。 （もっと読む）

【課題】ＩＯセルの面積効率を改善し、かつ、従来と同数の電源ＩＯセルを配置した場合であっても、電源トラックの配線抵抗を低減することができる半導体装置を提供する。
【解決手段】半導体装置は、ＩＯセルを複数個配置して構成されたＩＯセルグループを有する。ＩＯセルは、二等辺三角形の形成領域内に形成され、電源トラックが、二等辺三角形の形成領域の底辺に沿って、かつ、底辺に接する一方の辺から他方の辺まで延びるように配置されている。ＩＯセルグループは、これを構成する複数個のＩＯセルの各々が、二等辺三角形の形成領域の底辺に対向する頂点を接し、かつ、底辺に接する一方の辺および他方の辺を、それぞれ、両側に接する２つのＩＯセルの底辺に接する一方の辺および他方の辺と接して配置され、電源ＩＯセルの電源トラックと信号ＩＯセルの電源トラックとが接続されるように配置されている。 （もっと読む）

【課題】回路面積を小さく抑えたまま、入力が開放された状態にあっても、出力からの出力信号の発振の防止が図られたカレントモードロジックバッファ回路を提供する。
【解決手段】ゲートに差動信号の入力を受けドレインから差動信号を出力する一対のＭＯＳトランジスタ１及びＭＯＳトランジスタ２と、ＭＯＳトランジスタ２のソースに一端が接続された抵抗１５と、ＭＯＳトランジスタ１のソースに直接に接続されるとともに抵抗１５の他端にドレインが接続されたＭＯＳトランジスタ３とを備えた。 （もっと読む）