【課題】バックライト制御係数および振幅制御の係数の生成を、小さな規模の回路で遅延なく行うことのできる画像処理装置および画像表示装置を提供する。
【解決手段】空間領域の元画像データを周波数領域の画像データに変換し、さらに、量子化を行った入力画像データを、逆量子化し、さらに、空間領域の復元画像データに復元し、バックライトを備える画像表示パネルに出力するとともに、該バックライトの輝度を制御するバックライト制御係数を出力する画像処理装置であって、入力画像データ、もしくは、入力画像データを逆量子化したデータの直流成分にもとづいて、バックライト制御係数を生成するバックライト制御係数生成回路と、該バックライト制御係数に応じて、復元画像データの振幅を制御する振幅制御係数を生成する振幅制御係数生成回路とを有することにより、上記課題を解決する。 （もっと読む）

【課題】回路シミュレーションをすることなくスリープ状態からアクティブ状態への遷移時における、ラッシュカレントの発生を抑える半導体装置を提供する。
【解決手段】半導体装置は、複数のブロックに分割された内部回路と、各々の内部回路と電源線またはグランド線との間にそれぞれ接続されたスイッチ回路と、各々の内部回路と対応する各々のスイッチ回路との接続点に接続された制御信号生成回路とを備える。初段のスイッチ回路は、外部から入力されるスリープ信号によりオン／オフが制御され、２段目以降のスイッチ回路は、それぞれ、前段の制御信号生成回路が前段のスイッチ回路のオン／オフにより対応する接続点の電位の変化を検出して生成する制御信号により、初段のスイッチ回路と同じ状態にオン／オフが制御されることにより、上記課題を解決する。 （もっと読む）

【課題】遅延が大きい出力バッファを有する半導体装置の機能試験を、高速に行うボードを提供する。
【解決手段】クロック信号に同期して出力信号を出力する半導体装置の試験を行うためのボードであって、出力信号を入力する入力端子と、該出力信号を半導体試験装置のコンパレータに出力する出力端子と、出力端子に接続された充電回路とを有し、充電回路が、クロック信号が一方のレベルにある期間に、出力端子を所望の電位に充電することにより、上記課題を解決する。 （もっと読む）

【課題】入力クロックの周波数変化に依存して変調プロファイルが変化しないスペクトラム拡散クロックジェネレータを提供する。
【解決手段】スペクトラム拡散クロックジェネレータは、切替信号に応じて入力クロックを遅延し、出力クロックとして出力する遅延ラインと、入力クロックの周期を計測する入力クロック周期計測部と、入力クロック周期計測部の計測結果に応じて、１変調周期当たりの出力クロックのサイクル数、および、あらかじめ設定された変調度に対応する入力クロックの所定サイクル当たりの出力クロックの周期の変調ステップ幅を算出し、算出されたクロックサイクル数および変調ステップ幅に基づいて切替信号を生成する遅延ライン制御部とを備えている。 （もっと読む）

【課題】常に最適なタイミングでデータストローブ信号の不定期間をマスクすることができるメモリインターフェース回路を提供する。
【解決手段】メモリインターフェース回路は、データストローブ信号のレベル変化を検出してデータの読み取りのタイミングを制御する検出回路と、非マスク期間を除いて検出回路による検出を禁止する読み取りマスク信号を生成する読み取りマスクコントロール回路とを有するとともに、データストローブ信号のレベル変化を検出し、クロック信号に対するデータストローブ信号の遅延値を計算する遅延値計算回路を有する。マスクコントロール回路は、さらに、ＲＥＡＤコマンド送信から所定の時間の後から活性状態の一部のみを含む非マスク期間を除いて、遅延値計算回路による検出を禁止する遅延値計算用マスク信号を生成し、遅延値計算用マスク信号を利用して遅延値計算回路により計算されたデータストローブ信号の遅延値に基づいて、読み取りマスク信号を生成する。 （もっと読む）

【課題】ビア接続部において、ストレーキャパシタの容量値の可変範囲が広く、十分なインピーダンス調整を行うことができ、信号品質を向上させることができる回路基板を提供する。
【解決手段】回路基板は、導電体層と絶縁体層とを交互に積層して構成され、一方の導電体層に形成された外部接続パッドと、一方の導電体層の上方の他方の導電体層に形成されたビアランドとが、その間の１層以上の中間導電体層に形成されたビアランド、および、隣り合う導電体層間のビアを介して接続されて、信号を伝送するビア接続構造を備えている。そして、他方の導電体層、および、中間導電体層のうちの一方の導電体層の直上の導電体層を除く導電体層の少なくとも１つに、固定電位が供給される基準プレーンが、外部接続パッドの上空域内で外部接続パッドに対向するように形成されている。 （もっと読む）

【課題】簡単な構成により、ロックするまでの時間を大幅に短縮化したＤＬＬ回路を実現する。
【解決手段】切換回路１５によって位相比較器１３をＤＬＬループから切り放しておき、第１可変遅延回路１１の出力クロックＣＬＫ２の立上りエッジによってカウンタ１４のカウントを開始し、第１可変遅延回路１１への入力クロックＣＬＫ１の立上りクロックのエッジによってそのカウントを停止させる。そして、入力クロックＣＬＫ１の立上りエッジのタイミングで、切換回路１５により位相比較器１３をＤＬＬループに接続するとともに、カウンタ１４のカウンタ値に相当する段数に、第１可変遅延回路１１の遅延セル段数を設定してから、通常のＤＬＬロック動作を行わせる。 （もっと読む）

【課題】ＦＲＣにより画像を表示する表示装置において、ちらつきや色ムラの発生を抑制し、ＦＲＣにより中間調の画像を高画質に表示することができる、パターン群、表示方法および表示制御回路を提供する。
【解決手段】横方向に配列された三原色の副画像からなる画素が、縦横に配列された、Ｍビットの表示階調を有する表示装置に、パターン群を用いて、Ｎ−Ｍビット（Ｍ≦Ｎ−２）分の中間調をフレームレートコントロールによって擬似的に表示する。ここで、パターン群は、横方向に隣り合う２個の画素を組として、組を縦横に所定個数だけ配列した画素ブロック内に、組のそれぞれを構成する２個の画素の階調を同一にして形成した、１番目から２^(N-M)−１番目までの中間調のそれぞれを表現する複数のパターンを含む。 （もっと読む）

【課題】ＰＷＭパルスを場合分けを行わない回路構成で生成してゲート数を削減し、回路面積を縮小することで動作速度を向上させたパルス生成回路を提供する。
【解決手段】立ち上がりタイミング信号および立ち下がりタイミング信号の入力を受け、クロック信号の１周期内をｎ分割した０からｎ−１までのそれぞれの単位時間の期間の論理値を有する無調整パルスデータを生成する回路と、単位時間を単位とした遅延時間を指定する０からｎ−１までの範囲の遅延時間信号ＤＥＬＡＹの入力を受け、クロック信号のそれぞれの周期内で、０からＤＥＬＡＹ−１までの期間は直前の周期内の無調整パルスデータのｎ−ＤＥＬＡＹからｎ−１までの期間の論理値を、ＤＥＬＡＹからｎ−１までの期間は現在の周期内の無調整パルスデータの０から（ｎ−１）−ＤＥＬＡＹまでの論理値を有する遅延パルスデータを生成する回路とを備えることにより、上記課題を解決する。 （もっと読む）

【課題】ピクセルクロック数を１ライン毎に変動することなく、入力側と出力側との間のタイミングのずれの変化の蓄積を防止することができる表示制御装置を提供する。
【解決手段】表示制御装置は、入力データから、水平ブランキング開始信号ＢＳ、水平ブランキング終了信号ＢＥ、画像サイズ情報等を検出し、画素データを入力クロック信号に同期してバッファに記憶する。それぞれのフレームにおいて、入力クロック信号の所定のサイクル数の期間の出力クロック信号のサイクル数の期待値との差分値を算出し、次のフレームの垂直ブランキング期間に差分値にもとづいたタイミングの補正を行ってから、出力クロック信号に同期してバッファから画素データを読み出して出力する。 （もっと読む）