【課題】半田バンプが採用された半導体装置において、隣接する半田バンプ同士の接触の抑制が図られた半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体装置は、第１主表面を有する半導体チップ１２０と、第１主表面に形成された複数の電極１２３と、電極１２３ごとに複数形成されたランド部１２７と、半導体チップ１２０の第１主表面と対向する第２主表面を有するパッケージ基板１６０と、第２主表面に形成された複数の電極１６２と、電極１６２に形成されたランド部１７０と、ランド部１２７およびランド部１７０とを接続する半田バンプ１２５とを備える。 （もっと読む）

【課題】 非動作時のリーク電流による消費電力を低減させる。
【解決手段】 複数の回路ブロックを有し、電源配線によって各ブロックに電源が供給されている半導体装置において、ブロック間電源配線によって供給された電力は、各ブロックに設けられた電力制御回路介して、ブロック内電源配線によって例えばブロック内に供給され、各ブロックに設けられた電力制御回路が、夫々のブロックの動作・非動作に応じて中央制御回路から送信される制御信号によって、そのブロックの非動作時に、供給するブロック内の電源電圧を低下させる。
【効果】 リーク電流による消費電力は、電源電圧に比例する。従って回路の非動作時に電源電圧を下げることによって、リーク電流が減少し消費電力を低減させることができる。 （もっと読む）

【課題】半導体チップのパッドを複数列に配置した構成で、チップ同士を接続するワイヤが多段（多列）形状となり、ワイヤ上に別のワイヤがオーバーハングした場合においても、ワイヤ間において短絡が起こり難い配線構造、及び、方法を提供する。
【解決手段】配線基板７と、配線基板７上に搭載された第１半導体チップ１と、第１半導体チップ１上に積層された第２半導体チップ２と、第２半導体チップ２の第１パッド２ｃと第１半導体チップ１の第３パッド１ｅとを接続するワイヤ９（９Ｘ）と、第２半導体チップ２の第２パッド２ｄと第１半導体チップ１の第２パッド１ｄとを接続するワイヤ９（９Ｙ）とを有し、第１半導体チップ１において第２パッド１ｄと第３パッド１ｅの間隔（Ｍ）が、第１パッド１ｃと第２パッド１ｄの間隔（Ｌ）よりも広くなるように配置する。 （もっと読む）

【課題】低消費電力化構造における回路レイアウト面積を大幅に増加させることなく、きめ細かな低電圧制御を行う。
【解決手段】領域２₁ を低速モードに移行させたい場合、システムコントローラ１４は、電源スイッチコントローラ６、および低電力駆動回路９に、リクエスト信号ＲＥＱ、イネーブル信号ＥＮ１をそれぞれ出力し、電源スイッチ部をＯＦＦとし、かつ仮想基準電位ＶＳＳＭ１の電圧レベルが約０．２Ｖ〜約０．３Ｖ程度となるように制御を行う。これにより、領域２₁ は、電源電圧ＶＤＤと仮想基準電位ＶＳＳＭ１との間の電圧で動作が行われることになるので、低速モードとして制御される。 （もっと読む）

【課題】Ｑファクタの低下を伴わずに出力整合回路としてのトランスフォーマ(変圧器)の一次側の入力インピーダンスを低減する。
【解決手段】ＲＦ電力増幅器は、トランジスタ3A 、3Bと出力整合回路としてのトランスフォーマ１A、１Ｂ、2を具備する。トランスフォーマは、磁気的に結合した一次コイル１A、１Ｂと二次コイル2を有する。トランジスタ3A 、3Bの入力端子に入力信号＋Input、−Inputが供給され、一次コイル１A、１Ｂにトランジスタ3A、3Bの出力端子が接続され、二次コイル2から出力信号Outputが生成される。一次コイルはトランジスタの出力端子の間に並列に接続され二次コイル2と磁気的に結合した第１コイル１Aと第２コイル１Ｂを含む。一次コイルの並列接続によって、一次コイルの入力インピーダンスが低減される。 （もっと読む）

【課題】行列型配置ＴＥＧに含まれる半導体素子の電気特性ばらつきを効率よく解析可能な半導体評価システムを提供する。
【解決手段】例えば、測定システムが、ウエハ上の複数のチップのそれぞれに含まれる複数種類の行列型配置ＴＥＧを対象としてアドレスを順次変更しながら測定を行い、チップ毎に測定結果ファイルＦ２１を生成する。行列型配置ＴＥＧには、更に、アドレスによって分別される複数種類の半導体素子グループが含まれている。データ処理用コンピュータは、この測定結果ファイルＦ２１を受けて、その中に記載されている行列型配置ＴＥＧの名称や測定対象アドレスなどに応じて、ＴＥＧフォルダＦ３５や素子種類フォルダＦ３６といった分類を行い、測定データファイルＦ３８を生成する。測定データファイルＦ３８には、ＴＥＧ構造定義ファイルＦ４２に基づいて計算した物理変数等も含まれる。 （もっと読む）

【課題】Ｉ２Ｓビットクロックを生成するクロック／コマンド生成回路などを不要としながら、ＭＯＳＴネットワークでのマルチチャネルデータの転送を実現する。
【解決手段】Ｉ２Ｓインタフェース１６〜１８がスレーブの場合、ピンモードレジスタ１０ａは、セレクタを介してＩ２Ｓインタフェース１６に入力されるＩ２Ｓビットクロック信号ｓｃｋ、およびＩ２Ｓコマンド信号ｗｓがＩ２Ｓインタフェース１７，１８にもそれぞれ入力されるように設定されている。また、Ｉ２Ｓインタフェース１６〜１８からは、出力イネーブル信号ｓｄａｔａ＿ｅｎが出力バッファにそれぞれ出力されており、これにより、出力バッファは、Ｉ２Ｓインタフェース１６〜１８からＩ２Ｓデータ信号ｓｄａｔａ＿ｏｕｔが出力された際にこれらの信号をそれぞれ出力する。 （もっと読む）

【課題】ほとんど素子数を増やさないで、複数のＸＯＲ回路の故障を一括して正確に検出することが可能な半導体記憶装置、および、パリティビット発生回路の故障検出方法を提供することを目的とする。
【解決手段】本発明に係る半導体記憶装置は、パリティビット発生回路を備える半導体記憶装置である。パリティビット発生回路は、複数のＸＯＲ回路がトーナメント状に接続してなる多段のＸＯＲ回路２２０〜２２６と、ＸＯＲ回路２２４〜２２６に切替信号を与えるＡＮＤ回路３０〜４１とを備える。２段目以降のＸＯＲ回路２２４〜２２６は、切替信号に応答して、ＮＡＮＤ回路またはＮＯＲ回路に切り替え可能に構成されている。 （もっと読む）

【課題】ディジタル回路とアナログ回路が混在する通信装置においてそのインタフェース部分で発生するノイズのアナログ回路部分へ与える影響の抑制と津新装置の小型化とを両立する。
【解決手段】通信用半導体デバイスのような通信部（１０２）とこれを制御する制御用半導体デバイスのような制御部（１０１）とを備え、通信部と制御部は非同期動作され、前記通信部はアナログ回路（１０９）を備え、制御部とインタフェースされる通信部のインタフェース回路（１１４）は前記通信部から供給されるクロック信号（Ｓ＿ＣＬＫ）を受け同期インタフェースを行い、前記制御部は前記通信部によるアナログ回路の動作中には上記クロック信号の供給を停止する。 （もっと読む）

【課題】停止対象のＣＰＵの切り離しを短時間で行なうことが可能な情報処理装置を提供すること。
【解決手段】複数のランキュー＃０〜＃２（９〜１１）は、複数のＣＰＵ＃０〜＃２（１〜３）のそれぞれに対応して設けられ、複数のＣＰＵ＃０〜＃２（１〜３）のそれぞれに割当てられた実行待ちアプリケーションが登録される。停止対象のＣＰＵに割当てられた処理が停止対象のＣＰＵ以外のＣＰＵに割当てられる。ディスパッチ処理部＃０〜＃２（１２〜１４）は、停止対象のＣＰＵ以外のＣＰＵに対応するランキューおよび当該ＣＰＵに割当てられた停止対象のＣＰＵに対応するランキューに登録されるアプリケーションの中からアプリケーションを選択してディスパッチ処理を行なう。そして、ＣＰＵ停止処理部＃０〜＃２（２１〜２３）は、停止対象のプロセッサの動作を停止させる。したがって、停止対象のＣＰＵの切り離しを短時間で行なうことが可能となる。 （もっと読む）