【課題】ＭＲＡＭからの読み出し回数を増やさず、システム全体の電流量を低減することができるＭＲＡＭ制御装置を得ること。
【解決手段】ＭＲＡＭの書込みを制御するＭＲＡＭ制御装置であって、書込み要求に含まれるデータを、書込みアドレスと書込み要求回数を示す頻度情報と対応づけて保持するデータ保持メモリ６１と、保持している書込みアドレスに対して書込みのあった回数を計数して頻度情報としてデータ保持メモリ６１に格納する頻度算出回路６２と、書込み要求に含まれる書込みアドレスと保持している書込みアドレスとを比較し、一致するアドレスがなく、空き領域が無い場合には、頻度情報に基づき頻度の小さいデータを選択し、選択したデータをＭＲＡＭへ書込み、そのデータが格納されていたデータ保持メモリ６１の領域に、書込み要求に含まれるデータを書込む。 （もっと読む）

【課題】電界効果型トランジスタを備えた半導体装置において、チャネル抵抗を低減する。
【解決手段】厚さ方向に沿って互いに反対側に位置する第１主面Ｓ１および第２主面Ｓ２を持つ半導体基板１に、トレンチゲート型の電界効果型トランジスタを有する半導体装置であって、前記トレンチゲート型の電界効果型トランジスタは、前記第１主面Ｓ１側に第１半導体領域２と、前記第２主面Ｓ２側に第２半導体領域５と、その間に半導体ウェル領域３と、第２主面と交差する第１方向Ａに延びるように形成された溝部９と、その内面にゲート絶縁膜６を介して形成されたゲート電極８とを備え、ゲート電極８の底部ＢＧは第１半導体領域２にあり、ウェル底部ＢＷは、ウェル深部ＤＢＷとウェル浅部ＳＢＷとを有し、ウェル深部ＤＢＷは、ゲート絶縁膜６に対して、ウェル浅部ＳＢＷよりも遠い領域にあることを特徴とする。 （もっと読む）

【課題】チップ外に出力されるクロック信号と、チップ内のクロック信号との間の位相差を低減する。
【解決手段】第１クロック信号を発生可能な発振器（１０１）と、上記第１クロック信号とフィードバック信号との位相比較を行い、それに基づいて第２クロック信号を形成するＰＬＬ回路（１０２）とを設ける。さらに、上記第２クロック信号に基づいて、チップ内部に供給される第３クロック信号と、チップ外部に出力される第４クロック信号（ＣＬＫ（φ））とを形成するクロックパルスジェネレータ（１０３）と、クロック遅延補正データが格納されるクロック遅延補正データ記憶部（１０５）とを設ける。上記ＰＬＬ回路に、上記フィードバック信号を補正するための可変ディレイ回路（１３）を設け、上記位相差低減のためのクロック遅延補正を行う。 （もっと読む）

【課題】電界効果トランジスタ、特に、アンテナスイッチのスイッチング素子を構成する電界効果トランジスタで発生する高次高調波の発生を低減できる技術を提供する。
【解決手段】メアンダ構造をしているトランジスタＱ１において、ゲート入力側に最も近い部分トランジスタのゲート幅を大きくする。具体的には、図５に示すように、櫛歯状電極ＣＬ（１）をその他の櫛歯状電極ＣＬ（２）〜ＣＬ（ｎ）よりも長くするように構成している。言い換えれば、フィンガー長Ｌｗ１をその他のフィンガー長Ｌｗｊよりも長くしている。特に、櫛歯状電極ＣＬ（１）を櫛歯状電極ＣＬ（１）〜ＣＬ（ｎ）の中で最も長くする。 （もっと読む）

【課題】安定に所望の補償範囲を有する温度補償された内部電圧を制御性よく生成する。
【解決手段】温度依存性を有しない参照電圧（ＶＯＵＴ１６）から温度依存性を有する基準電圧（ＶＲＥＦ１６）を温度特性付加回路（１０）により生成する。この基準電圧をアナログ／デジタル変換し、そのアナログ／デジタル変換値を内部電圧のレベルを規定する基準コード情報（ＴＮ＿ＶＲＥＦ＜４：０＞）と加算する。この加算値（ＴＮ＿ＶＲＥＦ２＜４：０＞）をデジタル／アナログ変換して温度依存性を有するオフセット電圧（Ｖｒｅｆｏｓ）を生成する。このオフセット電圧に基づいて、必要なレベルの内部電圧（ＶＣＰＰ）を生成する。 （もっと読む）

【課題】サリサイドプロセスで金属シリサイド層を形成した半導体装置の信頼性を向上させる。
【解決手段】ゲート電極ＧＥ１，ＧＥ２、ソース・ドレイン用のｎ^＋型半導体領域７ｂ及びｐ^＋型半導体領域８ｂを形成してから、半導体基板１上にＮｉ_１−ｘＰｔ_ｘ合金膜を形成し、第１の熱処理を行って合金膜とゲート電極ＧＥ１，ＧＥ２、ｎ^＋型半導体領域７ｂ及びｐ^＋型半導体領域８ｂとを反応させることで、（Ｎｉ_１−ｙＰｔ_ｙ）_２Ｓｉ相の金属シリサイド層４１ａを形成する。この際、Ｎｉの拡散係数よりもＰｔの拡散係数の方が大きくなる熱処理温度で第１の熱処理を行ない、かつ、金属シリサイド層４１ａ上に合金膜の未反応部分が残存するように、第１の熱処理を行なう。これにより、ｙ＞ｘとなる。その後、未反応の合金膜を除去してから、第２の熱処理を行って金属シリサイド層４１ａを更に反応させることで、Ｎｉ_１−ｙＰｔ_ｙＳｉ相の金属シリサイド層４１ｂを形成する。 （もっと読む）

【課題】低い電源電圧を使用する場合であってもラッチ状態を解消可能であり、かつ高速動作が可能なコンパレータを提供する。
【解決手段】出力ノードＮ１とＰＭＯＳトランジスタＭ３のソースとの間には、電源Ｖｄｄ側から順に、ＰＭＯＳトランジスタＭ５およびダイオードＤ１が直列に接続されて第１の電圧差解消手段を構成している。また、出力ノードＮ２とＰＭＯＳトランジスタＭ４のソースとの間には、電源Ｖｄｄ側から順に、ＰＭＯＳトランジスタＭ６およびダイオードＤ２が直列に接続されて第２の電圧差解消手段を構成している。なお、ＮＭＯＳトランジスタＭ１およびＭ２のゲートには、それぞれアナログプラス入力電圧Ｖｉｎｐおよびアナログマイナス入力電圧Ｖｉｎｎが与えられ、リセットスイッチとして機能するＰＭＯＳトランジスタＭ５およびＭ６のゲートにはリセット信号ＲＳＴＮとして接地電圧Ｖｓｓが与えられる構成となっている。 （もっと読む）

【課題】動作モードの指定を可能とする外部端子を電源端子あるいはグランド端子として十分に機能させることができ、しかも、当該外部端子の論理を外部から容易に切り替え可能にする。
【解決手段】内部回路（１０２〜１０７）と、グランドライン（２９）と、電源ライン（２８）と、上記内部回路の動作モードを指定可能な外部端子（２０，２１）と、電源スイッチ回路（１０１）とを設ける。上記電源スイッチ回路には、上記外部端子を電源ライン又はグランドラインに接続するための第１電源ドライバ（４０）と、上記第１電源ドライバよりも小さな駆動能力を有し、上記外部端子を電源ライン又はグランドラインに接続するための第２電源ドライバ（４１）とを設ける。上記内部回路のリセット期間中は上記第１電源ドライバの回路動作を禁止し、上記内部回路のリセット解除後に上記第１電源ドライバの回路動作を許可することで、上記課題を解決する。 （もっと読む）

【課題】下地段差を考慮したリソグラフィマージンを確保しつつ、高集積度と歩留り向上との両立を図ることを可能とした、半導体装置およびその製造方法を提供する。
【解決手段】ＣＭＰ後の層間絶縁膜ＩＤ１１が、第１面ＳＦ１１とこの第１面ＳＦ１１よりも基板側に位置する第２面ＳＦ１２を有し、第１面ＳＦ１１に形成される第１ホールＣＨ１１の最上部の径（Ｄ１１ｄ）が、第２面ＳＦ１２に形成される第２ホールＣＨ１２の最上部の径（Ｄ１２ｄ）よりも大きく設けられる。 （もっと読む）

【課題】銅を主成分とするコンタクトプラグを有する半導体装置において、コンタクトプラグに隆起が発生することを防止する。
【解決手段】第１の層間絶縁膜１０２に、金属シリサイド層１０１に到達するコンタクトホール１０３を形成する工程（ｃ）と、コンタクトホールの底面及び側壁に、高融点金属膜１０４を形成する工程（ｄ）と、高融点金属膜上に、銅を主成分とする金属膜１０６Ａを形成し、コンタクトホール内に、高融点金属膜を介して、金属膜が埋め込まれてなるコンタクトプラグ１０７を形成する工程（ｅ）と、第１の層間絶縁膜及びコンタクトプラグの上に、第２の層間絶縁膜１０８を形成する工程（ｆ）とを備え、工程（ｆ）は、コンタクトプラグの表面に存在する酸素ガスを除去する工程（ｆ１）と、工程（ｆ１）の後に、コンタクトプラグの表面に存在する酸素ガスが除去された状態で、第２の層間絶縁膜を形成する工程（ｆ２）とを含む。 （もっと読む）