【課題】複数個の半導体チップを配線基板上に積層するシステム・イン・パッケージの小型・薄型化を推進する。
【解決手段】配線基板１の主面上にフェイスダウン方式でフリップチップ実装されたロジックチップ２のボンディングパッド１３と配線基板１のランド５ａは、ボンディングパッド１３上に形成されたバリアメタル層１４および半田層１５と、ランド５ａ上に形成されたスタッドバンプ１６ｓとを介して接続されている。また、ロジックチップ２の上部にフェイスアップ方式で実装されたメモリチップ３のボンディングパッド２０と配線基板１のランド５ａは、ボンディングパッド２０上のバリアメタル層２１とＡｕワイヤ２２とを介して接続されている。 （もっと読む）

【課題】剰余乗算器の演算ビット数の２倍を超えるビット数のデータに対する剰余乗算の演算効率を向上させることができるデータ処理装置を提供する。
【解決手段】演算部（３１０）により剰余乗算の演算処理を再帰的に複数回繰り返してｗビットの剰余乗算の剰余と商から、２ｗビットの剰余乗算の商と剰余を計算するとき、先の剰余乗算の演算処理で求めたｗビットの剰余乗算の剰余と商を、次の剰余乗算の演算処理に振り分ける制御を制御部（３２０）が行う。これにより、先の剰余乗算の演算処理がｗビットの剰余乗算の剰余だけを求める演算アルゴリズムに比べ、再帰的に行われる後の演算に必要な前の演算処理の商を新たに演算することを要しない。剰余乗算ユニットの演算ビット数の２の倍数のビット数のデータに対する剰余乗算の演算効率を向上させることができる。 （もっと読む）

【課題】電力損失が小さく、しかも大面積を必要としないキャパシタを得る。
【解決手段】ラインアンドスペース構造の配線に金属配線を採用し、隣接する金属配線同士の間に生じる容量を利用することで、寄生抵抗が小さく、かつ小面積のキャパシタを得る。ｘ方向に延在し、ＡｌやＣｕ等の金属から成る配線３が、ｙ方向に所定間隔で複数並んで、ラインアンドスペース構造４を構成している。ラインアンドスペース構造は、シリコン基板１上に形成されている。また、シリコン基板１上には、シリコン酸化膜等から成る絶縁膜２が形成されており、隣接する配線３同士は、絶縁膜２によって互いに電気的に分離されている。 （もっと読む）

【課題】バルク基板を用いてもショートチャネル効果の抑制を効果的に発揮することができるＦｉｎＦＥＴ構造を有する半導体装置及びその製造方法を得る。
【解決手段】Ｓｉ基板１上にＳｉＣエピタキシャル層２が形成され、ＳｉＣエピタキシャル層２の突出部２ｔ上にＳｉエピタキシャル層３が形成される。突出部２ｔ及びＳｉエピタキシャル層３は共に第１の方向に延びて、一方向延在形状を呈している。Ｓｉエピタキシャル層３の上面上及び両側面上には酸化膜８，窒化膜９及びゲート酸化膜２０が形成される。酸化膜８，窒化膜９及びゲート酸化膜２０を介して、Ｓｉエピタキシャル層３の上面上及び側面上にゲート電極Ｇ２が形成される。 （もっと読む）

【課題】不揮発性記憶素子と、容量素子若しくは抵抗素子とを有するシステムＩＣの製造方法を提供する。
【解決手段】半導体基板の主面の素子分離領域５上に下部電極１０ｃが設けられ、かつ下部電極１０ｃ上にＯＮＯ膜１１，１２，１３からなる誘電体膜を介在して上部電極１９ｃが設けられた容量素子Ｃを有する半導体集積回路装置であって、半導体基板の主面の素子分離領域５と下部電極１０ｃとの間に耐酸化性膜８、及び下部電極１０ｃと上部電極１９ｃとの間に耐酸化性膜１２を有する。 （もっと読む）

【課題】半導体チップのピックアップに要する時間を短くすることができる半導体チップのピックアップ方法を提供する。
【解決手段】半導体チップＣＰが貼付けられた貼付領域と、貼付領域を囲む囲繞領域とを有するダイシングシートＤＳが準備される。囲繞領域を固定しつつ貼付領域を介して半導体チップＣＰが突き上げられる。半導体チップＣＰが突き上げられる際、半導体チップＣＰの外周部の変位に関する測定に基づいて、半導体チップＣＰの外周部とダイシングシートＤＳとの間の剥離が検知される。剥離が検知された後に、ダイシングシートＤＳから半導体チップＣＰが分離される。 （もっと読む）

【課題】上部電極からの電流リークを抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体底部構造部３０と、下部電極配線４１と、下部電極５１と、誘電体膜６１と、上部電極７１とを有する。下部電極配線４１は半導体底部構造部３０上に設けられている。下部電極５１は、下部電極配線４１上に設けられている。誘電体膜６１は、下部電極５１上に設けられている。上部電極７１は、下部電極５１と電気的に絶縁され、誘電体膜６１の一部の上に設けられている。下部電極５１は、下部電極５１の下部電極配線４１に面する面ＳＢ上において下部電極配線４１と電気的に接続されている。 （もっと読む）

【課題】トリミングを要すことなく、かつ、バンドギャップリファレンス回路のデッドロック発生を防止する参照電源回路を提供する。
【解決手段】本発明に関連するＲＦＩＤタグチップはバンドギャップリファレンス回路１０とＶｔｈ差リファレンス回路１１を切り替えるスイッチ１２を有する参照電源１００を有する。バンドギャップリファレンス回路１０のバンドギャップリファレンス内基準電位とＶｔｈ差リファレンス回路１１の出力とを比較器で対比し、スイッチとして動作するトランジスタ１４を制御することで、バンドギャップリファレンス内基準電位を上昇させ、バンドギャップリファレンス回路１０の立ち上がりを早めると共に、バンドギャップリファレンス回路のデッドロック発生を防止する。 （もっと読む）

【課題】半導体装置の実装信頼性を向上させる。
【解決手段】配線基板３の上面上に半導体チップが搭載され、配線基板３の下面３ｂに形成された複数のランド上に複数の半田ボール６がそれぞれ配置されている。複数のランドは、配線基板３の下面３ｂの周縁部に沿って、かつ複数列に亘ってランド１６ａが配列された第１ランド群５６と、配線基板３の下面３ｂにおいて第１ランド群５６よりも内側にランド１６ｂが配列された第２ランド群５７とを有し、第１ランド群５６は、第１ピッチでランド１６ａが配列され、第２ランド群５７は、第１ピッチよりも大きい第２ピッチでランド１６ｂが配列されている。 （もっと読む）

【課題】マルチプロセッサシステムにおけるセマフォ制御では、共有リソースへのアクセス権を得るまでＣＰＵを待たせるソフトウェア処理が必要となるため、コードサイズの増加を招くという課題があった。
【解決手段】複数のＣＰＵ（１０，１１）と、上記複数のＣＰＵ間で共有される共有リソースに対するアクセス管理を行うためのセマフォ制御部（１２）とを含んで、情報処理装置（１００）を構成する。上記セマフォ制御部は、上記複数のＣＰＵにおけるひとつのＣＰＵが上記共有リソースへのアクセス権を獲得している期間、他のＣＰＵから上記共有リソースへのアクセス権の要求に対してウェイト制御を行う。このようなセマフォ制御によって、共有リソースへのアクセス権を得るまでＣＰＵを待たせる処理をソフトウエアで追加する必要がなくなるため、コードサイズの増加を抑えることができる。 （もっと読む）