【課題】処理時間が短い誤り訂正符号回路を提供する。
【解決手段】データ遅延回路１１０はＦＥＣ入力データを遅延させて出力する。ＦＥＣ入力位相制御回路１２０は、ＦＥＣ入力データのデータフィールドを先頭から所定バイトずつ区切ってなるブロックの各先頭が検出された所定時間後に信号Ｔ１を出力し、該データフィールド終端が検出されると信号Ｔ２を生成し、且つ、ＦＥＣ入力データ終端が入力されてから所定時間後に信号Ｃ０を出力する。ＲＳ入力位相制御回路１３０は、信号Ｔ１を入力したときは遅延データを出力し、信号Ｔ２を入力したときは次の信号Ｔ１が入力されるまでパディングを出力する。ＦＥＣ演算回路１４１〜１４３は、入力データおよびパディングからパリティデータを演算してパリティ蓄積回路１５０に蓄積する。ＦＥＣ出力位相制御回路１６０は信号Ｃ０が入力されると出力を遅延データから蓄積パリティデータに切り換える。 （もっと読む）

【課題】省スペースでの光ケーブルの固定を可能とし、かつ、繰り返し使用が可能でリペア性に優れた光ケーブル固定構造を提案する。
【解決手段】光ケーブル１を通す筐体２と、筐体２に形成されて、光ケーブル１を把持する把持部材４０を備えるガイド部４と、把持部材４０を光ケーブル１と直交する方向から覆うカバー部３とを備える光ケーブル固定構造であって、カバー部３には、把持部材４０に把持された光ケーブル１に対応する個所に、該光ケーブル１を挿通するための凹部３１が形成されており、さらに、カバー部３の側面には、筐体２に固定するための爪部材３２が形成されている。 （もっと読む）

【課題】データの読み出し順序が書き込み順序とずれてリサンプリングされることをなくする。
【解決手段】位相判定レジスタ１８＿１及び１８＿２の出力を、乗せ換えクロックに同期して取り込んだ位相判定取込回路２８＿２及び３０＿２の出力は、それぞれ、第１のメモリ２６＿１及び第２のメモリ２６＿２のメモリリードイネーブルの元信号生成手段である第１のメモリリードオン生成回路３４＿１及び第２のメモリリードオン生成回路３４＿２に入力される。第１のメモリリードオン生成回路及び第２のメモリリードオン生成回路は、位相判定取込回路より供給された信号に基づいて、第１のメモリ及び第２のメモリの何れからＤＤＲデータの書き込みが開始されたかを判断し、先に書き込みが開始されたメモリに対するメモリリードイネーブルの元信号を生成する。 （もっと読む）

【課題】処理の信頼性が高く且つ処理時間が短い誤り訂正復号回路を提供する。
【解決手段】ＦＥＣ入力位相制御回路１３０は、フレームからパリティを所定バイトずつ抽出して蓄積回路１４０に格納するとともに、信号Ｔin，Ｔout ，Ｓ０を生成する。ＲＳ入力位相制御回路１５０は、信号Ｔinを受信した後で、遅延回路１１０が出力したフレームからデータを所定バイトずつ出力し、さらに対応するパリティを蓄積回路１４０から読み出して出力する。ＲＳデコーダ１６１−０〜１６１−２は、データおよびパリティを用いて誤り訂正復号処理を行う。ＦＥＣ出力位相制御回路１７０は、信号Ｔout の受信タイミングで遅延回路１２０からフレームを入力し且つＦＥＣ演算回路１６０から訂正済データを入力し、信号Ｓ０が受信フレームの正常を示すときはフレームデータに代えて訂正済データを出力し且つ信号Ｓ０が異常を示すときはフレームデータをそのまま出力する。 （もっと読む）

【課題】処理の信頼性が高く且つ処理時間が短い誤り訂正復号回路を提供する。
【解決手段】ＦＥＣ入力位相制御回路１３０は、フレームからパリティを所定バイトずつ抽出して蓄積回路１４０に格納する。ＲＳ入力位相制御回路１５０は、信号Ｔ１，Ｔ２を同時受信したときは、遅延回路１１０が出力したフレームからデータを所定バイトずつ出力し、さらに対応するパリティを蓄積回路１４０から読み出して出力する。また、信号Ｔ２のみを受信したときはパディングを出力し、その後信号Ｔ１が受信されたときにデータおよびパリティの読み出し・出力を開始する。ＲＳデコーダ１６１−０〜１６１−２は、データおよびパリティを用いて誤り訂正復号処理を行う。ＦＥＣ出力位相制御回路１７０は、信号Ｓ０が受信フレームの正常を示すときはＲＳデコーダが訂正したデータを出力し且つ信号Ｓ０が異常を示すときはフレームデータをそのまま出力する。 （もっと読む）

【課題】双方向通信を行う伝送装置において、上り通信・下り通信の自己診断を同時に行うことにより、かかる伝送装置の小型化や低価格化を図る。
【解決手段】試験フレーム供給部１１０から出力された試験フレームは、試験フレーム挿入部１２０を介して上り通信処理部１３０に送られ、データ非書き換えモードでの処理を施された後で出力される。さらに、試験フレームは、経路切替部１４０および経路合流部１５０を介して、下り通信処理部１６０に送られ、データ非書き換えモードでの処理を施された後で出力される。その後、試験フレームは、試験フレーム抽出部１７０を介して試験フレーム確認部１８０に送られる。試験フレーム確認部１８０は、試験フレーム抽出部１７０から受け取った試験フレームを、試験フレーム供給部１１０から出力された試験フレームと比較することにより、通信処理部１３０，１６０の正常／異常を診断する。 （もっと読む）

【課題】可変長フレームバッファにおける閾値検出を高速に行う。
【解決手段】供給された主信号データである複数の可変長フレームを、バイト毎に順次に記憶する主信号用メモリ１０と、可変長フレームのバイト毎にカウンタ値を＋１インクリメントすると共に、当該可変長フレームの最終バイトを検出することにより、カウンタ値をクリアするバイトカウンタ１４と、主信号用メモリと同一のアドレス構成で、バイトカウンタからのカウンタ値を順次に記憶する閾値検索用メモリ１２と、出力許可分［Ｒｅｑ］に基づいて、閾値検索用メモリに記憶されたカウンタ値からフレーム境界を検出する制御装置１６とを備える。 （もっと読む）

【課題】フラッシュメモリの書き込み回数を減少させる。
【解決手段】複数の端末装置に接続されていて、端末装置間の通信についての設定情報を管理装置から取得する中継装置で、中継装置が備えるフラッシュメモリに設定情報を書き込むにあたり実施され、以下の過程を備えている。先ず、管理装置から受信した情報が設定情報であるか否かの判定を行い、判定の結果、受信した情報が設定情報であるときは、当該情報を、中継装置が備えるＲＡＭに保存する。次に、受信した情報が設定情報である旨の判定に応答して、中継装置が備える書込み猶予タイマをリセットした後、スタートさせる。次に、書込み猶予タイマで計時される待機時間が、中継装置が備えるＲＯＭに予め記憶された書込み猶予時間に達したか否かの判定を繰り返し行う。待機時間が書込み猶予時間に達したときは、メモリに保存された設定情報をフラッシュメモリに書き込む。 （もっと読む）

【課題】小メモリ容量で出力データ後端を高速検索できる可変長フレームバッファ装置を提供する。
【解決手段】カウンタ１２０，１３０は、メモリ１１０に格納されるフレームのバイト数を数える。カウンタ１２０はフレームを１個格納する度にクリアされる。メモリ１４０は、カウンタ１３０の計数値が最小フレーム長に達する度にカウンタ１２０の値を記憶する。フレームの出力時、制御回路１５０は、出力許可バイト数の終端に対応する値Ａとその直前の値Ｂとを閾値検索用メモリ１４０から読み出し、最小フレーム長Ｆmin の整数倍のうち出力許可バイト数の終端を超えない範囲の最大値を出力許可バイト数から減算した値Ｍと、該整数倍のうち出力許可バイト数を超える範囲の最小値から送信済バイト数を減算した値Ｎとを算出する。Ｍ＋Ａ≧Ｆmin の場合はＮ−Ａバイト目まで、他の場合はＮ−Ｆmin −Ｂバイト目までがメモリ１１０から読み出される。 （もっと読む）

【課題】１ＯＮＵにて複数のＬＬＩＤを処理可能な構成とすることにより、高コストになることのないＧＥ−ＰＯＮにおける複数ＬＬＩＤ処理装置を提供すること。
【解決手段】 ＯＮＵの基本レイヤを下位レイヤから、ＰＭＤレイヤ，ＰＭＡレイヤ，ＦＥＣレイヤ，ＰＣＳレイヤ，ＲＳレイヤ，ＭＡＣレイヤ，ＭＰＣＰレイヤ，ＯＡＭレイヤの順に備え、前記基本レイヤのセットとしてもう一つＰＣＳレイヤからの上位レイヤである、ＲＳレイヤ，ＭＡＣレイヤ，ＭＰＣＰレイヤ，ＯＡＭレイヤを順に備え、前記基本レイヤであるＰＣＳレイヤと、同じく基本レイヤ側のＲＳレイヤ、前記基本レイヤのセットとして設けられた側のＲＳレイヤとの接続を制御するＭＵＸ部を備える。 （もっと読む）