【課題】ダウンサイジングによるドライブトランジスタのマッチング特性の劣化を防止し、ドライブトランジスタのゲートに対する第１のメタルコンタクトの信頼性を確保することができるＣＭＯＳイメージセンサー及びその製造方法を提供すること。
【解決手段】リセットトランジスタと、セレクトトランジスタと、ドライブトランジスタ、及びフォトダイオードを含むＣＭＯＳイメージセンサーにおいて、ライン状のアクティブ領域と、該アクティブ領域と交差するように配置された前記ドライブトランジスタのゲート電極と、前記アクティブ領域と前記ゲート電極とが互いに交差する領域において、両方の間に位置した遮断膜と、該遮断膜によって、前記基板のアクティブ領域との電気的ショートが防止され、前記ゲート電極と電気的に接続されたメタルコンタクトとを含むＣＭＯＳイメージセンサー。 （もっと読む）

【課題】制限されたピクセルの面積で改善されたフィルファクターを得ることができる、すなわちフィルファクターの低下なしでピクセル縮小が可能なイメージセンサ及びその製造方法を提供すること。
【解決手段】本発明のイメージセンサのピクセルは、ピクセル内に互いに電気的に接続が必要なポリシリコンと活性領域を有するイメージセンサにおいて、前記ポリシリコン膜が、前記活性領域の上部に一部が重なるように拡張され、前記ポリシリコン膜が、前記活性領域と埋没コンタクト（ｂｕｒｉｅｄ ｃｏｎｔａｃｔ）されたことを特徴とする。 （もっと読む）

【課題】半導体チップ内部のアクティブ素子の損傷なしに内部に発生した熱を効果的に放出させることによって、チップの動作信頼性を向上させ得る半導体チップ及び半導体チップパッケージを提供すること。
【解決手段】 複数の単位素子からなるチャネルをそれぞれ複数備える複数のチャネルブロック１３３と、外部とのデータ送受信のために、複数の単位素子とそれぞれ接続した複数の第１金属配線と、第１金属配線によって伝達されたデータ信号を外部で接続する複数のノーマルバンプ１３９と、チャネルブロックの間の空間に配置され、基板又は複数のウェル領域に接続した複数の第２金属配線と、チャネルブロックの駆動時に発生する熱を第２金属配線を介して外部配線に伝達するための第２金属配線上に配置された複数の第１熱伝逹バンプ１３８とを備える。 （もっと読む）

【課題】差動電流にデータを載せて、送信するための差動電流方式データ送信システムで、特に、半導体チップ外部の送信ラインに対する差動電流方式のデータ送信システムを提供すること。
【解決手段】本発明のトルーラインと、バーラインとからなる送信ラインに、電流差として、信号の送信を行う差動電流駆動方式の送信システムは、送信信号の論理値に応じて、前記送信ラインに電流差を与え、所定のタイミングに応じて、前記送信ラインを均等化（equalization）させる送信回路と、前記送信回路の信号送信及び送信ラインの均等化を制御するための送信制御部とからなる送信機と、前記送信ラインの電流差をミラーリングした後、電圧差に変換するためのＩＶ変換回路と前記ＩＶ変換回路の電圧差を増幅するための差動増幅器とからなる受信機とを備えたことを特徴とする。 （もっと読む）

【課題】大面積高解像度の液晶表示装置での画面表現のためのデータが適用された映像信号電圧を、伝送ラインを介して画素に印加するドライブバッファを備えた液晶表示装置の駆動回路であり、韓国特許公報１０−２００４−００４８４４６の記載技術を改善したものを提供すること。
【解決手段】本発明の液晶表示装置の駆動回路は、信号電圧をバッファリングして伝送ラインに載せるための単一ゲイン演算増幅器と、前記単一ゲイン演算増幅器の非反転端子と前記信号電圧入力ラインとの接続をスイッチングする第１スイッチと、一方が前記信号電圧入力ラインに接続される第２スイッチと、一方が前記単一ゲイン演算増幅器の非反転端子に接続される第３スイッチと、一方が前記第３スイッチの他方に接続され、他方が前記第２スイッチの他方に接続される第１キャパシタと、一方が第１キャパシタの他方に接続され、他方が接地電圧端に接続される第２キャパシタとを備えたことを特徴とする。 （もっと読む）

【課題】ロジック素子、ＥＥＰＲＯＭセル及びフラッシュメモリセルを１つのチップ内に安定して形成できる半導体素子の製造方法を提供すること。
【解決手段】ロジック素子用の第１領域Ａ、ＥＥＰＲＯＭセル用の第２領域Ｂ、フラッシュメモリセル用の第３領域Ｂを含む基板１０に、第１絶縁膜１２、第１ポリシリコン膜１３、第１誘電体膜１４を形成するステップ、第２領域Ｂに第１フローティングゲート２０を形成するステップ、第２誘電体膜２３を形成するステップ、ゲート酸化膜２５を形成するステップ、第２ポリシリコン膜２６を形成するステップ、ゲート電極２９、第１コントロールゲート２６Ａを形成するステップ、第２フローティングゲート３２、第２コントロールゲート２６Ｂを形成するステップ、及びゲート電極２９、第１コントロールゲート２６Ａ、第２コントロールゲート２６Ｂの両側の基板１０の露出部にソース／ドレイン領域を形成するステップを含む。 （もっと読む）

【課題】本発明は半導体素子を製造するための乾式エッチング工程、及びアッシング工程実施中に発生する硬化したフォトレジストポリマー及び金属性エッチングポリマーの残留物を短時間内に効果的に取り除くことができる半導体素子の洗浄用組成物を提供する。
【解決手段】半導体素子の微細パターンを形成するための乾式エッチング工程又はアッシング工程中に発生するフォトレジスト及び金属性エッチングポリマーなどの残留物を取り除くため、（ａ）無機酸１０〜９０重量％、（ｂ）フッ酸系化合物０.０００１〜１重量％、（ｃ）添加剤０〜５重量％、及び（ｄ）残量の水を含む半導体素子洗浄用組成物を提供し、これを利用して下部金属膜質に対する腐食を最小化しながら、下部金属膜質の側壁及び底面部に残留するフォトレジスト及び金属性エッチングポリマーの残留物を効果的に取り除く。 （もっと読む）

【課題】固体イメージセンサー、具体的に、３Ｔ、高感度、低いリセットノイズ及び低い暗電流を有するイメージセンサーピクセルを提供すること。
【解決手段】低いリセットノイズは、電荷検出ノードの電圧依存キャパシタンスをパラメーター的に変化させることによって達成され、その結果、リセットされる間、電荷検出ノードキャパシタンスは低くなり、その代わりに、感知及び集積サイクルの間、電荷検出ノードキャパシタンスは高くなる。したがって、このような特徴は、結果的に高いダイナミックレンジを招き、これは、非常に小さなピクセルを用いるセンサーにおいて重要である。低い暗電流の生成は、シリコン−二酸化シリコン（Ｓｉ−ＳｉＯ_２）インターフェスの近くにｐ^＋インプラントを実行して、インターフェス状態を消去することによって達成される。 （もっと読む）

【課題】選択ゲートがフローティングゲートの両方の壁に形成されて不揮発性メモリセルのチャネル長が増加するのを防止して、セル電流が減少することを防止しながら、セルの面積を減少させることのできる不揮発性メモリ素子、その製造方法及びこれを利用した半導体素子の製造方法を提供すること。
【解決手段】本発明の不揮発性メモリ素子は、基板と、該基板上に形成されたトンネル絶縁膜と、該トンネル絶縁膜上に形成されたフローティングゲートと、前記フローティングゲートの上部と一方の壁を覆うように形成された誘電体膜と、前記誘電体膜の一方の壁に形成された選択ゲートと、該選択ゲートと前記フローティングゲートとの一方に露出された前記基板に形成されたソース／ドレイン領域とを含む。 （もっと読む）

【課題】超微細な線幅のデザインルールが適用される素子から所望の動作速度と光感知特性とを得ることができ、画素領域のセンシングノードである浮遊拡散領域の漏れ電流の発生を抑制することができるＣＭＯＳイメージセンサ、その画素及びその製造方法を提供すること。
【解決手段】ＣＭＯＳイメージセンサは、埋込型フォトダイオード（ＢＰＤ）及び浮遊拡散領域（４２４Ａ）を有し、単位画素を構成する素子が形成された画素領域と、前記単位画素から出力されるデータを処理するＣＭＯＳ素子が形成されたロジック領域とを備え、前記画素領域の上部表面全体にサリサイドブロッキング層（４５０）が形成され、前記ロジック領域の前記ＣＭＯＳ素子のゲート電極及びソース／ドレイン拡散領域（４２６Ａ，４２６Ｂ）の上部表面にサリサイド層（４７０）が形成されている。 （もっと読む）