【課題】 入力信号に応じて３種類の電圧を切り替えて出力する出力回路のアンダーシュートやオーバーシュートを抑制する。
【解決手段】 キャンセル回路３０のＮＭＯＳ３２のドレインを出力ノードＮＯに接続し、このＮＭＯＳ３２のソースをフローティング状態にする。更に、ＮＭＯＳ３２のゲートには、信号ＳＢをインバータ３１で反転して与える。これにより、ＮＭＯＳ３２はドライブ回路２０のＮＭＯＳ２２と全く逆の動作を行い、このＮＭＯＳ２２によって引き起こされるアンダーシュートが、ＮＭＯＳ３２によって生じるオーバーシュートによってキャンセルされる。従って、入力信号ＩＮが切り替わったときに出力ノードＮＯに生じるアンダーシュートやオーバーシュートが抑制される。 （もっと読む）

【課題】半導体集積回路本体に駆動電力を供給するためのスイッチトランジスタがオフ状態のときに、このスイッチトランジスタに流れるオフリーク電流を低減する。
【解決手段】入力電圧VinがＨレベルのときには、ＰＭＯＳ１４，１５がオフ状態になって電源電位ノード１１から出力端子１３が切り離され、スイッチ１６がオン状態になって電源電位ノード１２がノードＮ１に接続され、このノードＮ１が電源電位ＶＤ２に固定される。これにより、出力側のＰＭＯＳ１５に基板効果が生じ、出力端子１３に流れるオフリーク電流を低減できる。 （もっと読む）

【課題】発振信号の初期値をゼロとすることが可能な信号発生回路を提供する。
【解決手段】加算器１１と、係数値がＡ１の第１の乗算器１２と、係数値がＡ２の第２の乗算器１３と、第１及び第２の遅延素子１４，１５を備え、出力端子からの信号が、前記第１の遅延素子１４に入力され、当該遅延素子の出力が前記第２の遅延素子１５に入力されると共に前記第１の乗算器１２に入力され、前記第２の遅延素子の出力が前記第２の乗算器１３に入力され、前記第１及び第２の乗算器の出力が前記加算器１１に入力され、当該加算器の出力が前記出力端子に出力される信号発生回路において、初期値設定回路１６を備え、当該初期値設定回路から出力される初期値を電源投入時に前記第１及び第２の遅延素子の初期値として、それぞれゼロでない値ｙ１，ｙ２を設定し、初期状態に於いて、ｙ１＊Ａ１＋ｙ２＊Ａ２＝０が満足されるように、前記初期値を設定するように構成している。 （もっと読む）

【課題】起動時間を高速化する。
【解決手段】定電流発生回路に設けられるオペアンプは、バイアス回路１０、差動段２０、及び増幅段３０を有している。このオペアンプにおいて、起動信号ENを入力する制御端子３ｃとノードNGATEとの間に容量３７を設けたので、定電流発生回路の起動時において、差動段２０の出力側ノードNGATEはカップリング効果により、起動信号ENの切り替わりタイミングに合わせて、特定の電圧だけ上昇することにより、より早くVSSから所定の電圧レベルまで上昇することができる。これにより、定電流発生回路では、オペアンプの差動段２０のゲインを小さく設定したままで、起動してから定電流を得るまでの時間を、短縮することができる。 （もっと読む）

【課題】 駆動用電源回路の消費電流を低減する。
【解決手段】 駆動電圧Ｖｉ＞基準電圧ＶｉＨのとき、差動増幅回路３０Ｐ，３０Ｎの信号Ｓ３Ｐ，Ｓ３Ｎは共に“Ｌ”となり、出力回路４０Ｐ，４０Ｎの信号Ｓ４Ｐ，Ｓ４Ｎは“Ｈ”となる。これにより、ＮＭＯＳ６２がオンとなってノードＮ６の駆動電圧Ｖｉを引き下げる。この時、制御信号ＣＰは“Ｌ”となり、定電流回路２０Ｐの動作は停止する。駆動電圧Ｖｉ＜基準電圧ＶｉＬのときは、ＰＭＯＳ６１がオンとなってノードＮ６の駆動電圧Ｖｉを引き上げると共に、定電流回路２０Ｎの動作が停止する。一方、基準電圧ＶｉＬ＜駆動電圧Ｖｉ＜基準電圧ＶｉＨのときは、信号Ｓ４Ｐ，Ｓ４Ｎはそれぞれ“Ｈ”，“Ｌ”となってＰＭＯＳ６１とＮＭＯＳ６２はオフとなるが、制御信号ＣＰ，ＣＮは“Ｈ”となって、比較回路により監視が行われる。 （もっと読む）

【課題】 ２の補数表示数の乗算回路の回路規模を簡素化する。
【解決手段】 それぞれ２の補数で表示されたｍビットの被乗数Ｘとｎビット（但し、ｍ≧ｎ）の乗数Ｙを乗算するときに、クロック信号ＣＬＫに従って乗数Ｙの最下位ビットｙ０から順に１ビットずつＡＮＤゲート１２に出力し、被乗数Ｘの全加算器１３の入力端子Ａへの入力を制御する。２ｍ＋ｎ−１ビットの全加算器１３の加算結果はデータラッチ回路１４に保持されると共に、１ビット右シフトされて全加算器１３の入力端子Ｂへ戻される。クロック信号ＣＬＫに従ってｍ＋ｎ−１回の累積加算を行った後、データラッチ回路１４の累積加算値の下位ｍ＋ｎ−１ビットがデータラッチ回路１６に保持され、２の補数表示の乗算結果Ｚとして出力される。 （もっと読む）

【課題】ドット反転駆動方式に専用的に用いることが可能なドット反転駆動回路を提供することによって回路規模の縮小化を図る。
【解決手段】ドット反転駆動回路１は，複数のドライバセル３−１〜３−ｎを備えている。各ドライバセルは，Ｎチャネルトランジスタのみで形成されたＮチャネルデコーダ領域１１とＰチャネルトランジスタのみで形成されたＰチャネルデコーダ領域１３とから構成されたデコーダ５を有している。Ｎチャネルデコーダ領域には，階調電圧Ｖ１〜Ｖ６４が入力され，Ｐチャネルデコーダ領域には，階調電圧Ｖ６５〜Ｖ１２８が入力されており，データＤＴ−１〜ＤＴ−ｎによって，所定の一の階調電圧が選択され，出力電圧ＯＵＴ−１〜ＯＵＴ−ｎとして出力される。 （もっと読む）

【課題】 入力電流を必要としない最大電圧検出回路と最小電圧検出回路を提供する。
【解決手段】 電源電位とノードＮ１間に特性の等しいＮＭＯＳ１_１〜１_ｎを接続し、各ゲートに入力電圧ＩＮ１〜ＩＮｎを与え、ノードＮ１は定電流回路２を介して接地する。電源電位とノードＮ２の間に同じ特性のＮＭＯＳ４を接続し、ノードＮ２を定電流回路４を介して接地する。ノードＮ１，Ｎ２を演算増幅器３の入力側に接続し、その出力電圧ＯＵＴをＮＭＯＳ４のゲートに与える。入力電圧ＩＮ１が一番高ければＮＭＯＳ１_１がオンとなり、ノードＮ１は、入力電圧ＩＮ１−閾値電圧ＶＴとなる。また、ノードＮ２は、出力電圧ＯＵＴ−閾値電圧ＶＴとなる。ＮＭＯＳ１，４の閾値電圧ＶＴは等しいので、出力電圧ＯＵＴ＝入力電圧ＩＮ１となり、一番高い入力電圧が出力電圧ＯＵＴとして出力される。入力電圧ＩＮはＮＭＯＳのゲートに印加されるので、入力電流は流れない。 （もっと読む）

【課題】正確で迅速にＡＤＣ回路のテストを行うことができるテスト回路及びテスト方法を提供する。
【解決手段】ＡＤＣ回路１１のテスト回路であって、ＡＤＣ回路１１からの複数ビットの変換出力値Ｄ_Ｂと、ＡＤＣ回路１１の入力信号Ａ_ＩＮに対応する複数ビットの期待値Ｄ_Ａとの差の絶対値を計算する減算器１３と、この減算器１３から出力される複数ビットの減算出力値の隣り合う桁同士の排他的否定論理和を計算するＥＮＯＲゲート１４とを備えている。 （もっと読む）

【課題】 アナログ回路をパワーダウン状態にしたときに、“Ｌ”，“Ｈ”のいずれのレベルをも後段のロジック回路に与えることができる半導体集積回路を提供する。
【解決手段】 パワーダウン信号ＰＤで動作が制御されるアナログ回路１０の出力側と、ロジック回路２０の入力側との間にラッチ回路３０を設け、このラッチ回路３０をパワーダウン信号ＰＤで制御する。パワーダウン信号ＰＤを“Ｈ”にしてアナログ回路１０を動作状態に設定し、所望レベルの信号Ｓ１０を出力させた状態で、このパワーダウン信号ＰＤを“Ｌ”に切り替える。これにより、アナログ回路１０の動作は停止して信号Ｓ１０は常に“Ｈ”となるが、ラッチ回路３０にはパワーダウン信号ＰＤが“Ｌ”になる直前のアナログ回路１０の信号Ｓ１０が保持され、信号Ｓ３０としてロジック回路２０に与えられる。 （もっと読む）