【課題】データ転送において誤動作が発生した場合に、データ転送制御回路の内部で該誤動作を検知できると共に、異常なデータ転送状態を正常に戻すことができるリセット回路及びデータ転送制御回路。
【解決手段】ＮＡＮＤ回路２０は、ｎｏｄｅ９から出力される信号とｎｏｄｅ１０から出力される信号とが入力されて、ｎｏｄｅ１１へ信号を出力する。ＮＡＮＤ回路２２は、ＲＥＳＥＴ信号とｎｏｄｅ１１の出力との論理積の反転信号を出力し、インバータ２４は、ＮＡＮＤ回路２２から出力された信号を反転してＣＬＫＲＳＴ信号を出力する。ラッチ回路２６は、ＣＬＫＲＳＴ信号がハイレベルのときのＩＣＬＫ信号の出力レベルは、ラッチされたｎｏｄｅ２の出力レベルである。一方、ＣＬＫＲＳＴ信号の出力レベルがローレベルのときのＩＣＬＫ信号はローレベルである。 （もっと読む）

【課題】表示装置の駆動回路において、チップサイズの大型化を回避しつつ、画素に対する書き込み期間を短縮させること。
【解決手段】書き込み期間の第１期間、すなわち、書き込み開始後に画素（たとえば１０＿１）が十分に充電されるまでの間は、目標階調電位となるノードを含むノード群（Ｎ１〜Ｎ４）の中の特定のノード（たとえばＮ２）の階調電位によって画素を充電し、かつ、その特定のノードと画素との間は、ノード群に含まれるノードの数（この場合、４個）に相当する複数の配線が並列接続される。書き込み期間の第２期間、すなわち、画素が目標階調電位近辺まで充電された後の期間では、上記並列接続が解除されて、目標階調電位に応じたノードのみが画素に接続される。 （もっと読む）

【課題】２種類の電源電圧に対応するパワーオンリセット回路における貫通電流を防止する。
【解決手段】外部からの電源電圧ＶＤＤを監視する監視部１０から出力されるリセット信号ＲＳ１と、内部の電源電圧ＲＥＧを監視する監視部２０から出力されるリセット信号ＲＳ２の論理積をとってリセット信号ＲＳＴを出力する判定部３０において、電源電圧ＶＤＤとノードＮ３の間に接続されて監視信号ＲＳ２で導通状態が制御されるＰＭＯＳ３３に直列にＰＭＯＳ３２を挿入し、このＰＭＯＳ３２の導通状態をリセット信号ＲＳＴで制御する。これにより、監視信号ＲＳ２が不安定になってＰＭＯＳ３３とＮＭＯＳ３５が同時にオンになっても、ＰＭＯＳ３２がオフとなるので貫通電流は流れない。 （もっと読む）

【課題】電流駆動回路において出力電流のばらつきを低減すること。
【解決手段】目標階調に応じて、電流調整部２０および電流出力部３０の動作により階調が生成される。電流調整部２０では、中間電流Ｉｉｎｔとして、基準電流Ｉｒｅｆに対して第１係数を乗じた大きさの電流を生成し、電流出力部３０では、出力電流Ｉｏｕｔとして、中間電流Ｉｉｎｔに対して第２係数を乗じた大きさの電流を生成する。そして、上記第１係数が最小値のとき（最小階調のとき）のノード９００の電圧が、電流出力部３０のＰＭＯＳトランジスタＱ４１〜Ｑ４４の動作閾値電圧よりも大きく設定される所定の第１の値以上となるように、第１係数の最小値が予め設定される。 （もっと読む）

【課題】チャージポンプ型ＤＣ／ＤＣコンバータにおいて、昇圧の基準となる電圧が低いときでも確実に動作するようにすること。
【解決手段】立ち上がり期間において、初段のチャージポンプ２０内のＰＭＯＳトランジスタの寄生ダイオードによる影響を排除するために、初段のチャージポンプ２０の出力端子ＣＰ２０を、昇圧の基準となる電圧Ｖ１０と短絡させるためのＰＭＯＳトランジスタＱ２９を設けた。このＰＭＯＳトランジスタＱ２９は、チャージポンプ４０の出力電圧Ｖ４０によって制御され、そのチャージポンプ４０の出力電圧Ｖ４０の上昇に伴って上記短絡が解除される。 （もっと読む）

【課題】発生させる基準電圧の電圧レベルが高くなった場合でも、基準電圧を所定の許容範囲内に調整することができる基準電圧発生回路を提供する。
【解決手段】モード切替回路１２より、発生させる基準電圧に応じて当該基準電圧の電圧レベルが高くなるほど電流値の大きな供給電流を供給し、調整回路１４により、供給電流の通電経路における所定位置の電圧を基準電圧Ｖｒｅｆとして出力すると共に、当該通電経路の抵抗値を変更することにより出力される基準電圧の電圧レベルを調整しており、基準電流制御回路１６により、発生させる基準電圧の電圧レベルが高い場合に通電経路に通電される供給電流の一部を分岐させる。 （もっと読む）

【課題】貫通電流を低減することができるレベルシフタ回路を提供する。
【解決手段】ＮＭＯＳトランジスタＮ２のプルアップ用のＮＭＯＳトランジスタＮ３及びＰＭＯＳトランジスタＰ３を備える。電源ノードＶＤＤ２のみに電源電圧が供給されている間では、ＮＭＯＳトランジスタＮ２がオンするため、インバータ回路ＩＮＶ３に入力される電位の下降に応じて、インバータ回路ＩＮＶ３が動作し、出力される電位が上昇するため、出力端子１４の電位がＨレベルで安定する結果、インバータ回路ＩＮＶ３における貫通電流が発生しなくなり、レベルシフタ回路１０全体としての貫通電流を低減することができる。 （もっと読む）

【課題】単発ノイズを効果的に除去でき、かつ、比較的簡易な回路構成のフィルタ回路を提供すること。
【解決手段】１クロック前の出力データＤ＿ＯＵＴ（Ｎ−１）と、１クロック前の入力データＤ＿ＩＮ（Ｎ−１）および２クロック前の入力データＤ＿ＩＮ（Ｎ−２）の双方との差分絶対値Ｓ１２，Ｓ１４が、それぞれ減算器１２，１４にて算出される。セレクタ１８によって、Ｓ１２＜Ｓ１４のときには１クロック前の入力データＤ＿ＩＮ（Ｎ−１）が現在の出力データＤ＿ＯＵＴ（Ｎ）となり、Ｓ１２≧Ｓ１４のときには２クロック前の入力データＤ＿ＩＮ（Ｎ−２）が現在の出力データＤ＿ＯＵＴ（Ｎ）となる。 （もっと読む）

【課題】半導体装置の電源配線における各出力ドライバへの電源電圧供給方法、その電源配線の設計方法、およびその半導体装置を提供。
【解決手段】半導体装置の電源配線10は、VDD配線12において、配線方向の両端部分で電源と直接接続して電源電位が供給される第１の配線メタル22と、電源と直接接続せずに第１の配線メタル22と接続して電源電圧が供給される第２の配線メタル24とを積層し、第１の配線メタル22と第２の配線メタル24とを接続する配線接続部を出力ドライバ20の位置に拘らず配置して、これらの接続部のうち、一つの接続部26を配線方向の中央部分に配置し、またその他の接続部26および28を両端部分と中央部分との間に配置することにより、接続部間のON抵抗差を極力小さく抑え、各出力ドライバ間の電流誤差を減少し、また電源配線の配線幅を狭くしても性能を維持することができる。 （もっと読む）

【目的】占有面積を低減すると共に適切な保護性能を確保するＥＳＤ保護回路を備える半導体集積回路を提供する。
【構成】一方の導電型を有する主領域に形成されている少なくとも１つＭＯＳトランジスタと、前記主領域に接しつつ前記ＭＯＳトランジスタの周りに形成され、前記一方の導電型を有するガードリング領域と、を含む半導体集積回路装置であり、前記主領域に接しつつ前記ガードリング領域に対向して形成され、他方の導電型を有するアノード領域と、前記ガードリング領域の少なくとも１部からなるカソード領域とを含み、前記アノード領域と前記主領域と前記カソード領域とがダイオードを形成する。 （もっと読む）