【課題】レギュレータ回路、特に温度勾配を調整する機能を有するレギュレータ回路において、より精度の高い温度勾配の調整を行う機能を有するとともに低消費電流で動作可能なレギュレータ回路を提供する。
【解決手段】
本発明は、電源電圧に接続されるとともに整流素子を有し、第１の基準電圧を出力する基準電圧出力手段と、前記第１の基準電圧が入力され、該第１の基準電圧と等しい第２の基準電圧を出力する第１のオペアンプと、前記第２の基準電圧が入力され、該第２の基準電圧より低い電圧を有する第３の基準電圧を出力する分圧手段と、前記第３の基準電圧が入力され、該第３の基準電圧と等しい出力電圧を出力する第２のオペアンプとを有することを特徴とするレギュレータ回路を提供する。 （もっと読む）

【課題】マイクロコントローラに、特定のタイミングを指定してＲＡＭや周辺モジュールに対するデータの読み書きが可能なデバッグ機能を設ける。
【解決手段】データ送受信部６は、デバッグ装置から与えられたアドレスＡＤＲをアドレスレジスタ１１にセットし、セット信号ＳＥＴを出力する。これにより、ＦＦ１４はセットされ、ＦＦ１８がリセットされるので、タイミング制御部１３は起動されない。プログラムカウンタの値ＰＣＶが比較レジスタ１６に設定された値に一致すると、比較器１７から出力される比較結果信号ＥＱＵは“１”となり、ＦＦ１８がセットされる。このとき、バス使用許可信号ＢＥＮが“１”であれば直ちに、“０”であれば“１”になった時点で、タイミング制御部１３が起動され、アドレスレジスタ１１にセットされたアドレスの内容が、ＲＡＭ５または周辺モジュール４から、システムバス５を介して読み出される。 （もっと読む）

【課題】互いに異なる電源電圧を供給される複数の内部回路を備えた半導体装置において、電源パッドから印加されるサージ電圧が保護回路に到達する前に内部回路に到達してしまうのを防ぐ。
【解決手段】半導体チップ１０上に形成され、複数の互いに異なる電源電圧の供給を受ける複数の内部回路（１１〜１４）と、内部回路（１１〜１４）のための電源配線（３１〜３４）に接続されたＥＳＤ保護のための保護回路（１５）とを有し、保護回路（１５）が形成された領域が、内部回路（１１〜１４）が形成された領域よりも半導体チップ１０の中央側に位置する。 （もっと読む）

【課題】電源電圧の変動や電源再投入時に、誤動作を生じないパワーオンリセット回路を提供する。
【解決手段】電源投入時、リセット信号ＰＯＲは“Ｌ”であるので、ノードＮ１の電圧Ｖ１は、抵抗１１とキャパシタ１３による積分回路で遅延して上昇する。これにより、リセット信号ＰＯＲは遅延して“Ｈ”となり、この間にＬＳＩ内部の論理回路が初期状態に設定される。リセット信号ＰＯＲが“Ｈ”になると、ＰＭＯＳ１２，１８によってノードＮ１とインバータ１７は電源ＶＤＤから切り離される。一方、キャパシタ１３はＮＭＯＳ１６によって放電され、ノードＮ２はＮＭＯＳ１９で接地電位ＧＮＤに保持される。従って、電源電圧ＶＤＤが変動してもリセット信号ＰＯＲが“Ｌ”になることはない。また、電源が一旦遮断したときには、再投入によって確実にリセット信号ＰＯＲが出力される。 （もっと読む）

【課題】チャージポンプ型の昇圧回路において、デバイスとしての占有面積を増大させることなく、昇圧容量に対する電流駆動能力を向上させること。
【解決手段】容量Ｃ１の充電期間では、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２とがオンし、電位ＶＣＣと電位ＶＳＳ間の電圧によって、容量Ｃ１が充電される。一方、昇圧容量の放電期間では、ＰＭＯＳトランジスタＱ３とＰＭＯＳトランジスタＱ４とがオンし、昇圧容量に蓄積された電荷が放電される。容量Ｃ１の放電期間において、セレクタＳＥＬ１が端子Ｔ１を選択し、出力電位ＶＤＤ２の変動に応じてＰＭＯＳトランジスタＱ３のゲートにかかる作動電圧が変化するフィードバック系が形成される。その際、容量Ｃ１に流し込む電流の経路（電位ＶＣＣと昇圧容量の低電圧側端子Ｃ１Ｎとの間）上には、ＰＭＯＳトランジスタＱ３の抵抗成分のみが存在し、差動増幅器は介在しない。 （もっと読む）

【課題】表示装置の駆動回路において、チップサイズの大型化を回避しつつ、画素に対する書き込み期間を短縮させること。
【解決手段】制御部は、データ書き込み期間中、第１期間において、目標階調電位に設定される第１ノード（Ｎ１〜Ｎ１２８のいずれか）と、その第１ノードに隣接するノード（第２ノード）とを短絡させるとともに、第１ノードと画素の保持容量Ｃｓとの間の配線（第１配線）に対して、第２ノードと画素の保持容量との間の配線（第２配線）が並列接続されるようにし、第１期間に続く第２期間において、第１ノードと第２ノードとの間の短絡を解除するとともに、第１配線に対して第２配線が並列接続されないように、スイッチ素子群（３２，２２）を制御する。 （もっと読む）

【課題】出力電圧の変動を抑制して所望の出力電圧を出力する。
【解決手段】電源回路８０は、分圧抵抗８１−１〜８３−６と、出力インピーダンスを下げるためにその分圧抵抗間から各中間電圧を入力してボルテージフォロア動作をするオペアンプ８２−１〜８２−５とを有している。特に、オペアンプ８２−４を、PMOSバッファを有するプッシュプル型のオペアンプで構成すると共に、ヒステリシス・コンパレータ９０を設けている。オペアンプ８２−４は、制御端子ＳＩに入力されるコンパレータ９０の比較信号が“Ｌ”の時に、PMOSバッファ型アンプとして動作し、比較信号が“Ｈ”の時に、プッシュプル型アンプとして動作する。 （もっと読む）

【課題】複数の非同期の転送要求がどのようなタイミングで入っても、アービタ部を安定動作させる。
【解決手段】アービタ回路は、ライト転送用とリード転送用のアービタ部４０−１，４０−２と、その間をつなぐディレイ部５０とにより構成されている。各アービタ部４０−１，４０−２は、転送要求信号arbWT，arbRTを反転するインバータ４１と、その反転信号をセットしてセット信号setW，setRを出力するFF４２と、転送終了信号arbENDによりFF４２をリセットするNANDゲート４３と、他のアービタ部からのセット信号setRb，setWで自己のセット信号setW，setRの出力に制限をかけるNANDゲート４４と、このNANDゲート４５の出力信号のパルス幅を補正してセット信号setR，setWを出力するパルス幅補正回路４５と、補正されたセット信号setR，setWのふらつきを吸収して転送信号AOWT，AORTを端子AOTへ出力するフィルタ回路４６とにより構成されている。 （もっと読む）

【課題】電源供給能力を低下させることなく、更に、回路構成を複雑化させることなく、電源起動時の安定化容量への突入電流を抑制する。
【解決手段】ボルテージフォロアアンプで構成される電源発生回路において、オペアンプ５０内にセレクタ５２を設けている。スタンバイ解除時に定電流源４０内のバイアス電圧VPをPMOS５３ａのゲートに印加し、通常動作時は差動増幅段５０の出力電圧をそのPMOS５３ａのゲートに印加する。これにより、スタンバイ解除後の安定化容量６１に対して流れ込む電流は定電流に制限され、大電流が流れることがなくなり、電源電圧VCCの落ち込みを抑制できる。 （もっと読む）

【課題】出力電圧を切り替えた時に安定した電圧を出力することができる電圧レギュレータを提供する。
【解決手段】制御信号ＥＮが“Ｈ”になると、基準電圧回路１０で基準電圧ＶＲが生成され、バイアス回路２０ではバイアス電圧ＢＬが生成される。差動増幅回路３０と出力回路４０では、基準電圧ＶＲとバイアス電圧ＢＬに基づいて出力電圧ＶＡが生成される。一方、遅延回路５０では、バイアス電圧ＢＬによって動作が制御され、制御信号ＥＮを遅延させた遅延信号ＤＬが出力される。制御信号ＥＮと遅延信号ＤＬは、ＡＮＤ５６で論理積がとられて切替信号ＳＷが生成され、スイッチ５が制御される。これにより、出力電圧ＶＡが安定した適切なタイミングで、出力ノードＮＯの電圧を切り替えることができる。 （もっと読む）