【課題】消費電流とレイアウト面積を増加させることなく、出力電圧の上昇時と低下時でほぼ等しい応答速度を有するプッシュプル出力型の増幅回路を提供する。
【解決手段】入力信号ＶＩＮ＋，ＶＩＮ−を増幅して差電圧に対応する電圧をノードＮ１３に出力する差動入力部１０と、ノードＮ１３の電圧をレベル変換してノードＮ２２に出力するレベル変換部２０と、電源電圧ＶＳＳと出力ノードＮ３１の間に接続されてノードＮ１３の電圧で制御されるＮＭＯＳ３１及び電源電圧ＶＤＤと出力ノードＮ３１の間に接続されてノードＮ２２の電圧で制御されるＰＭＯＳ３２を有する出力部３０を備えた増幅回路において、ノードＮ２２の電圧が所定の電圧よりも低いときに、電源電圧ＶＤＤからレベル変換部２０のノードＮ２１に電流を供給して動作電流を増加させる電流加算部４０を設け、このレベル変換部２０の増幅度を増加させる。 （もっと読む）

【課題】加速度の検知状態を知らせるＩＮＴ端子からの出力と、他の割り込み通知を知らせるＩＮＴ端子からの出力とを別にして、ホストＣＰＵにおいて加速度の検知状態を最優先で確認、処理することを可能にする。
【解決手段】センサ制御回路３０は、加速度を検出して検出信号を出力する加速度センサ３１と、前記検出信号に基づき前記加速度を算出して算出結果Ｓ３４ｂ及び割り込み通知Ｓ３４ａを出力する処理部３２，３３，３４と、割り込み出力回路３５とを備えている。割り込み出力回路３５は、算出結果Ｓ３４ｂを閾値と比較して変化状態を判定して検知結果Ｓ３５ａを出力する閾値判定部３５ａと、複数のＩＮＴ端子３５ｆ，３５ｇと、ホストＣＰＵＣ４０から設定されるモード情報に基づき、検知結果Ｓ３５ａ及び割り込み通知Ｓ３４ａを選択して複数のＩＮＴ端子３５ｆ，３５ｇから別々に出力させる選択部３５ｂ〜３５ｅとを有している。 （もっと読む）

【課題】レギュレータ回路自体の消費電流を低減する．
【解決手段】レギュレータ回路を構成する基準電圧生成部１０Ａと差動増幅部２０Ａのトランジスタに直列に、動作電流をオン・オフするためのスイッチ１４，２７〜２９を挿入する。また、基準電圧生成部１０Ａと差動増幅部２０Ａの間の接続をオン・オフするためのスイッチ１５を設ける。そして、これらのスイッチをクロック信号ＣＬＫに応じて周期的にオン・オフ制御する。なお、スイッチ１４をオンにするタイミングを、スイッチ１５，２７，２８をオンにするタイミングよりも早めると、差動増幅部２０Ａの動作を更に安定させることができる。 （もっと読む）

【課題】外部クロック信号の入力時における出力クロック信号のDutyの変動を抑える。
【解決手段】発振回路は、内部電源電圧に対応した振幅で発振して内部クロック信号を発生する発振部３０と、スイッチ２８，２９と、トレラント入力回路用のＮＭＯＳ１３と、初段ドライバ１５と、カップリング容量２７とを有している。スイッチ２８，２９は、外部クロック信号がクロック端子１，２に入力される時にはオフ状態になり、発振部３０が発振する時にはオン状態になる。ＮＭＯＳ１３は、入力クロック信号の振幅をオン抵抗値により変化させてドレイン電極から出力する。初段ドライバ１５は、ＮＭＯＳ１３のドレイン電極の出力を駆動してクロック信号を出力する。カップリング容量２７は、入力クロック信号の立ち上がりの際にＮＭＯＳ１３のゲート電圧を変化させて前記オン抵抗値を一定に保つ。 （もっと読む）

【課題】PLL回路の応答特性を調整可能にし、更に、リファレンスリーク（キャリアリーク）を低減する。
【解決手段】位相比較器５０内にパルス幅変更部７０を設け、外部からセレクト信号SL1，SL2によりセレクタ７３，７６を切り替えることにより、アップ信号UP又はダウン信号DNのパルス幅を変更させ、チャージポンプ回路８０の充電時間を調整することにより、PLL回路の反応特性を高める（不感帯を減少させる）。チャージポンプ回路８０内にセレクト部９０を設け、外部からセレクト信号SL1，SL2によりスイッチ９１〜９４を切り替えることにより、チャージ電流Icpによる出力電圧Vcpの持ち上がりによって起きるリファレンスリーク（キャリアリーク）を抑制し、これによってノイズ量を低減する。 （もっと読む）

【課題】直列インタフェースを有する半導体記憶装置における消費電力を低減する。
【解決手段】メモリセルマトリックス１４から並列に読み出されたデータは、データラッチ１７に保持された後、コントローラ２０から与えられるタイミング信号ＳＬ０〜ＳＬ１５に従って順次出力セレクタ１８によって選択され、出力バッファ１９から出力データＤＯとして直列に出力される。活性化制御部２３では、タイミング信号ＳＬ０の終了後、タイミング信号ＳＬ１０が終了するまでの間、ゲート電位発生部２１、ドレイン電位発生部２２及びセンスアンプ１６に対する動作制御信号ＡＣの出力を停止する。これにより、この期間、ゲート電位発生部２１、ドレイン電位発生部２２及びセンスアンプ１６の不必要な動作が停止され、消費電力が低減できる。 （もっと読む）

【課題】アナログ・ディジタル変換器において、論理回路ブロックから発生する雑音の影響を抑制する。
【解決手段】スイッチ１１を介して内部ノードＮＩに与えられるアナログ入力電圧ＡＩを保持するキャパシタ１２Ａの他端を、電源電位ＶＤＤと接地電位ＧＮＤの間に接続されて比較用の複数の基準電位を生成する抵抗分圧器１３の中点に接続する。電源電位ＶＤＤと接地電位ＧＮＤの中点の電位は、論理回路ブロック２０から発生する雑音の影響が少ないので、ＡＤＣ１０Ａと論理回路ブロック２０の電源／接地の配線や端子１，２を分離しなくても、この論理回路ブロック２０の雑音の影響を抑制することができる （もっと読む）

【課題】ライトレジスタからリードレジスタへの、もしくはリードレジスタからライトレジスタへのデータの転送を誤動作なく実行することを目的とする。
【解決手段】レジスタ間でデータの転送を行う半導体集積回路であって、一方の端子が電源電位に接続され、他方の端子がレジスタの電源ラインに接続され、レジスタのデータ転送時に電源ラインへの電源電位供給を止めるように非導通状態となる第１のトランジスタと、一方の端子が接地電位に接続され、他方の端子がレジスタの接地ラインに接続され、データ転送時に接地ラインへの接地電位供給を止めるように非導通状態となる第２のトランジスタと、前記レジスタの前記電源ライン及び前記接地ラインに接続され、データ転送が開始される前に導通状態となる第３のトランジスタとを備えている。 （もっと読む）

【課題】位相余裕の拡大、動作開始時の出力電圧の変化の安定性、過電流防止を図る。
【解決手段】アンプは、入力段増幅回路３０Aと、出力段増幅回路３０Bと、負帰還回路５０とを備えている。回路３０Aは、正相入力ノード（NMOS３５のゲート）に入力される第１の入力電圧と逆相入力ノード(NMOS３４のゲート)に入力される第２の入力電圧とを差動増幅して正相出力ノードN35から出力する。回路３０Bは、ノードN35の出力電圧を増幅して出力端子REGOUTから出力すると共に出力電圧Voutに対応した第２の入力電圧を生成してNMOS３４のゲートへフィードバック入力する。回路５０は、ノードN35の出力電圧により出力電流が変化する電流源用PMOS５１と、このPMOS５１の出力電流が供給され、第１の入力電圧と第２の入力電圧とを差動増幅するPMOS５２，５３からなる差動増幅部とを有し、この差動増幅部の出力電流に対応した正相電流を逆相出力ノードN34へフィードバックする。 （もっと読む）

【課題】電流検出型のセンスアンプの待機状態から動作状態への移行時間を短縮する。
【解決手段】比較対象の電流に対応する検出電圧ＤＴＯを出力する電流センス回路１０と、基準の電流に対応する基準電圧ＶＲＥＦを出力する電流センス回路２０と、検出電圧ＤＴＯと基準電圧ＶＲＥＦを比較してその比較結果を出力する比較回路３０を備えたセンスアンプにおいて、電流センス回路２０はチップ制御信号ＣＥＢに従って動作させ、電流センス回路１０は、このチップ制御信号ＣＥＢを遅延回路４０で所定時間遅延させた遅延チップ制御信号ＤＣＥＢで動作させる。これにより、電流センス回路１０の動作が開始する時点では、電流センス回路２０は所定の基準電圧ＶＲＥＦを出力するので、検出電圧ＤＴＯは、急激な上昇や下降を繰り返す帰還動作をすることなく、急速に所定のレベルに収束する。 （もっと読む）