【課題】分数分周型のＰＬＬ発振回路における抵抗やキャパシタの定数を小さくすると共に、雑音を低減する。
【解決手段】入力信号ＩＮと帰還信号ＦＢａの周波数の差に応じた電流を共通のノードＮｃに出力する周波数比較器１０ａと、入力信号ＩＮと帰還信号ＦＢｂの周波数の差に応じた電流を共通のノードＮｃに出力する周波数比較器１０ｂと、このノードＮｃに出力される信号の高周波成分を除去して制御電圧ＶＣを生成するループフィルタ２０と、制御電圧ＶＣに応じた周波数ｆｏの出力信号ＯＵＴを生成するＶＣＯ３０と、出力信号ＯＵＴの周波数をそれぞれ１／Ｍと１／Ｎに分周して帰還信号ＦＢａ，ＦＢｂを出力する分周器４０ａ，４０ｂを設ける。 （もっと読む）

【課題】部品点数を少なくして回路構成を単純化し、回路規模を小さくする。
【解決手段】バイアス電圧生成回路４０は、異なる温度特性を持った基準電圧Ｖ４１〜Ｖ４３をそれぞれ生成して出力する複数の基準電圧生成回路４１−１，４１−２，４１−３と、前記複数の基準電圧生成回路４１−１〜４１−３から出力された複数の基準電圧Ｖ４１〜Ｖ４３のレベルを比較する複数の電圧比較器４２−１，４２−２と、前記電圧比較器４２−１，４２−２の比較結果に基づき前記複数の基準電圧Ｖ４１〜Ｖ４３を切り替えて、温度変化に対応した所望のバイアス電圧Ｖ４０を出力する複数のスイッチ４３−１〜４３−４とを有している。 （もっと読む）

【課題】サンプリングクロックに同期して順次入力されるデジタルデータに連続したサンプリング周期にわたって混入したノイズをも除去するノイズ除去回路および方法を提供。
【解決手段】ノイズ除去回路1は、3つの遅延された入力データ（21、22、23）のうちのそれぞれ2つの平均（24、25、26）を算出し、これらの平均値のいずれが前回選択された出力データ（31）の値に対して最小の差（27、28、29）を有するかを判定し、最小の差を有する減算器データ（32）に対応する加算器（5、6、7）が出力する平均値（24、25、26）をフィルタ済出力信号値31として出力することにより、入力信号20に連続したサンプリング周期にわたり混入したノイズを除去する。 （もっと読む）

【課題】スタンバイ状態からアクティブ状態に移行する時点での擬似データの出力を抑えることにより、センスアンプのアクセス時間を短縮する。
【解決手段】待機時には動作を停止し通常時に動作して、参照用のメモリアレイ２０から出力される電流に基づいて参照電圧ＲＥＦを生成する電流検出部４０と、読み出し対象のメモリアレイ１０から出力される電流と参照電圧ＲＥＦに基づいて検出電圧ＤＴＯを生成する電流検出部３０と、これらの参照電圧ＲＥＦと検出電圧ＤＴＯの差の電圧を増幅して読み出しデータＲＤを出力する差動増幅部５０を有するセンスアンプにおいて、待機動作から通常動作に移行したときに、一定時間だけメモリアレイ１０から出力される電流に応じた電圧ＤＴＡを生成して検出電圧ＤＴとして差動増幅部５０に与える電流検出部７０を設ける。 （もっと読む）

【課題】回路規模を殆ど増加させずに、誤動作を防止できるＮＡＮＤ型のマスクＲＯＭを提供する。
【解決手段】制御回路３０Ａ内に遅延素子とＡＮＤゲートからなるタイミング回路を設け、プリチャージ信号ＰＣが“Ｈ”になったときには一定の遅延時間が経過した後で“Ｈ”になり、このプリチャージ信号ＰＣが“Ｌ”になったときには直ちに“Ｌ”になる遅延プリチャージ信号ＰＣＤを生成する。そして、遅延プリチャージ信号ＰＣＤが“Ｌ”の期間に、デコーダ８０Ａによりビット線ＢＬを強制的に接地電位ＧＮＤに接続させ、遅延プリチャージ信号ＰＣＤが“Ｈ”となったときに、データ読み出し回路２０からプリビット線ＰＢＬにプリチャージ電圧ＶＤＤを印加する。これにより、プリチャージの直前にビット線ＢＬとプリビット線ＰＢＬ上の電荷が放電され、読み出し誤りが防止できる。 （もっと読む）

【課題】制御付きレギュレータ回路における起動時における出力の安定時間を短縮する。
【解決手段】制御付きレギュレータ回路は、制御信号ＥＮによりアクティブ状態又はスタンバイ状態が切り替え可能であり、アクティブ状態時に安定した出力電圧Ｖｏを出力し、スタンバイ状態時に主要な回路動作を停止して節電を図るための回路である。そして、差動増幅回路３０に入力される入力ノードＮ３１上の分圧電圧Ｖｃのレベルと入力ノードＮ２１上のリファレンス電圧Ｖｔのレベルとを比較するコンパレータ４０を設け、このコンパレータ出力を制御信号とするスイッチ素子であるＮＭＯＳ５２を設け、更に、そのＮＭＯＳ５２により、レギュレータ出力の安定化容量６１をＧＮＤにディスチャージする抵抗負荷５１を設けたので、レギュレータ起動時の出力安定時間を早くすることができる。 （もっと読む）

【課題】内部発振回路で動作する半導体集積装置のテストモードにおいて、テスト専用の外部クロック端子を設けることなく、ロジックテストを行うことができる半導体集積装置を提供する。
【解決手段】半導体集積装置に、発振してクロック信号を出力する内部発振回路（１４）と、通常動作モードでは前記クロック信号に同期して取込対象のデータ信号を取り込み、テストモードでは、所定のタイミングで前記クロック信号の供給を停止するための停止信号を出力し、該停止信号を出力した後に外部との間で取込対象のデータ信号の転送を行なうロジック回路（１２）と、前記通常動作モードにおいては、前記クロック信号が前記ロジック回路（１２）に供給されるように制御し、前記テストモードにおいて前記停止信号が出力された後は、前記クロック信号が前記ロジック回路（１２）に供給されないように制御する制御回路（１６，１８、２０）と、を設ける。 （もっと読む）

【課題】少量のデータを電源瞬停に備えて記憶する簡単な回路構成の電源瞬停保護回路を提供する。
【解決手段】電源ＶＤＤの遮断で、キャパシタ２の電荷はＦＦ５とバッファ６に供給されると共に抵抗１を介して放電され、ノードＮ１の電位Ｖ１は徐々に低下する。また、キャパシタ４の電荷は抵抗３を介して放電されるが、抵抗３とキャパシタ４の時定数は、抵抗１とキャパシタ２の時定数よりも小さく設定されているので、ノードＮ２の電位低下はノードＮ１の電位低下よりも速い。電位Ｖ１がＦＦ５とバッファ６の動作可能な電圧で、かつ電位Ｖ２がバッファ６の閾値電圧を下回らない間に電源電位ＶＤＤが復旧すると、ＦＦ５に保持されているデータ信号ＤＩはそのままデータ信号ＤＯとして出力される。電源瞬停時間が長くなると、電位Ｖ２がバッファ６の閾値以下に低下してＦＦ５がリセットされ、データ信号ＤＯは“Ｌ”となる。 （もっと読む）

【目的】高集積化によってもＬＣＤパネルの階調むらを回避し得るＬＣＤパネル駆動回路を提供する。
【構成】本発明によるＬＣＤパネル駆動回路は、差動入力端子の一方に入力される書き込み電位に応じて階調信号を生成する差動駆動アンプ毎に設けられる複数の供給信号ライン及び複数の帰還信号ラインを含み、該供給信号ラインは、第１接続点を介して差動駆動アンプが出力する階調信号を階調信号ラインに供給し、該帰還信号ラインは、該第１接続点から異なる場所に位置する第２接続点の電位を該差動駆動アンプの差動入力端子の他方に入力する。 （もっと読む）

【課題】ホール素子から出力されるオフセット電圧を除去し、高精度な磁界検出が可能な感磁出力ＩＣを提供する。
【解決手段】印加される磁界の磁束密度に応じた感磁出力電圧を発生させるホール素子と、感磁出力電圧を増幅した増幅電圧を生成するアンプと、アンプの出力電圧をデジタル信号に変換するＡＤ変換器と、を含む感磁出力ＩＣであり、アンプは、その付加電圧入力端子を介して供給される付加電圧に応じた直流電圧を増幅電圧に重畳してアンプ出力を生成する電圧重畳手段を有し、指示値に応じた大きさの基準電圧を付加電圧として付加電圧入力端子に印加する制御手段を有する。 （もっと読む）