ＰＬＬ発振回路
【課題】分数分周型のＰＬＬ発振回路における抵抗やキャパシタの定数を小さくすると共に、雑音を低減する。
【解決手段】入力信号ＩＮと帰還信号ＦＢａの周波数の差に応じた電流を共通のノードＮｃに出力する周波数比較器１０ａと、入力信号ＩＮと帰還信号ＦＢｂの周波数の差に応じた電流を共通のノードＮｃに出力する周波数比較器１０ｂと、このノードＮｃに出力される信号の高周波成分を除去して制御電圧ＶＣを生成するループフィルタ２０と、制御電圧ＶＣに応じた周波数ｆｏの出力信号ＯＵＴを生成するＶＣＯ３０と、出力信号ＯＵＴの周波数をそれぞれ１／Ｍと１／Ｎに分周して帰還信号ＦＢａ，ＦＢｂを出力する分周器４０ａ，４０ｂを設ける。
【解決手段】入力信号ＩＮと帰還信号ＦＢａの周波数の差に応じた電流を共通のノードＮｃに出力する周波数比較器１０ａと、入力信号ＩＮと帰還信号ＦＢｂの周波数の差に応じた電流を共通のノードＮｃに出力する周波数比較器１０ｂと、このノードＮｃに出力される信号の高周波成分を除去して制御電圧ＶＣを生成するループフィルタ２０と、制御電圧ＶＣに応じた周波数ｆｏの出力信号ＯＵＴを生成するＶＣＯ３０と、出力信号ＯＵＴの周波数をそれぞれ１／Ｍと１／Ｎに分周して帰還信号ＦＢａ，ＦＢｂを出力する分周器４０ａ，４０ｂを設ける。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力周波数の分数倍の周波数の信号を発振する分数分周型のＰＬＬ(Phase Locked Loop)発振回路に関するものである。
【背景技術】
【０００２】
図２は、従来のＰＬＬ発振回路の構成図である。
このＰＬＬ発振回路は、分周器（ＤＩＶ）１，５、位相比較器２、ループフィルタ３、及び電圧制御発振器（Voltage Controlled Oscillator、以下、「ＶＣＯ」という）４で構成されている。分周器１は、入力信号ＩＮの周波数ｆｉを１／Ｎに分周するもので、分周器５は、出力信号ＯＵＴの周波数ｆｏを１／Ｍに分周するものである。位相比較器２は、分周器１，５の出力信号の位相を比較するもので、この位相比較器２による比較結果がループフィルタ３に与えられている。ループフィルタ３は、位相比較器２の出力信号に含まれる高周波成分を除去するローパスフィルタで、このループフィルタ３からＶＣＯ４に対する制御電圧が出力されている。ＶＣＯ４は、制御電圧に応じた周波数の信号を発振するもので、このＶＣＯ４から周波数ｆｏの出力信号ＯＵＴが出力されるようになっている。
【０００３】
このＰＬＬ発振回路では、位相比較器２に与えられる２つの信号の位相差がなくなるように帰還動作が行われ、これらの２つの信号の周波数が一致したときに定常状態となる。従って、定常状態における出力信号ＯＵＴの周波数ｆｏは、次のようになる。
ｆｏ＝（Ｍ／Ｎ）×ｆｉ
【０００４】
【特許文献１】特開２００３−２５８６３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記ＰＬＬ発振回路は、分周器１の分周数Ｎの設定値によっては、位相比較器２の入力信号の周波数が低くなり、これに対応するためにフィルタの時定数を大きくする必要があるので、回路の抵抗やキャパシタの定数が大きくなる。また、ＰＬＬのループ帯域が狭くなり、負帰還によるノイズ低減効果が小さくなって雑音が増加するという課題があった。
【０００６】
本発明は、分数分周型のＰＬＬ発振回路における抵抗やキャパシタの定数を小さくすると共に、雑音を低減することを目的としている。
【課題を解決するための手段】
【０００７】
本発明のＰＬＬ発振回路は、入力信号と帰還信号の周波数の差に応じた電流を共通ノードに出力する複数の周波数比較器と、前記共通ノードに出力される信号の高周波成分を除去して制御電圧を生成するループフィルタと、前記制御電圧に応じた周波数の出力信号を生成するＶＣＯと、前記出力信号の周波数を分周して前記帰還信号を出力する分周器とを、備えたことを特徴としている。
【発明の効果】
【０００８】
本発明では、周波数比較器によって、入力信号と帰還信号の周波数の差に応じた電流を出力するようにしている。これにより、入力信号は分周器を介さずに周波数比較器に直接入力されるので、ループフィルタには入力信号に対応した周波数の信号が与えられる。これにより、分数分周型のＰＬＬ発振回路において、分周器を使用した場合と異なり、ループフィルタの時定数を大きく設計する必要がなくなり、抵抗やキャパシタの定数を小さくすることができると共に、雑音を低減することができるという効果がある。
【発明を実施するための最良の形態】
【０００９】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１０】
図１は、本発明の実施例１を示すＰＬＬ発振回路の構成図である。
このＰＬＬ発振回路は、周波数比較器１０ａ，１０ｂ、ループフィルタ２０、ＶＣＯ３０、及び分周器４０ａ，４０ｂで構成されている。
【００１１】
周波数比較器１０ａ，１０ｂは、何れも、与えられる２つの信号（入力信号と帰還信号）の周波数の差に比例した電流を出力するもので、周波数比較器１０ａには、周波数ｆｉの入力信号ＩＮと分周器４０ａからの帰還信号ＦＢａが与えられ、周波数比較器１０ｂには、周波数ｆｉの入力信号ＩＮと分周器４０からの帰還信号ＦＢｂが与えられている。
【００１２】
これらの周波数比較器１０ａ，１０ｂは、何れもスイッチド・キャパシタ（以下、「ＳＣ」という）を用いたもので、周波数比較器１０ａは、電源電位ＶＤＤとノードＮａの間に接続されたＳＣ１１ａと、このノードＮａと接地電位ＧＮＤの間に接続されたＳＣ１２ａで構成されている。ＳＣ１１ａには、スイッチ制御用のクロックＣＬＫとして入力信号ＩＮが与えられ、ＳＣ１２ａには、スイッチ制御用のクロックＣＬＫとして帰還信号ＦＢｂが与えられている。
【００１３】
また、周波数比較器１０ｂは、電源電位ＶＤＤとノードＮｂの間に接続されたＳＣ１１ｂと、このノードＮｂと接地電位ＧＮＤの間に接続されたＳＣ１２ｂで構成されている。ＳＣ１１ｂには、スイッチ制御用のクロックＣＬＫとして入力信号ＩＮが与えられ、ＳＣ１２ｂには、スイッチ制御用のクロックＣＬＫとして帰還信号ＦＢｂが与えられている。
【００１４】
周波数比較器１０ａ，１０ｂのノードＮａ，ＮｂはノードＮｃに共通接続され、このノードＮｃに、ループフィルタ２０を構成する差動増幅器２１の反転入力端子が接続されている。なお、差動増幅器２１の非反転入力端子には、電源電位ＶＤＤの１／２が与えられている。差動増幅器２１は、出力端子と非反転入力端子の間に接続された帰還回路２２によって高周波成分を除去するローパスフィルタを構成するもので、この出力端子からＶＣＯ３０に制御電圧ＶＣが出力されるようになっている。
【００１５】
ＶＣＯ３０は、制御電圧ＶＣに応じた周波数の信号を発振するもので、このＶＣＯ３０から周波数ｆｏの出力信号ＯＵＴが出力されるようになっている。出力信号ＯＵＴは、図示しない外部回路に出力されると共に、分周器４０ａ，４０ｂに与えられている。
【００１６】
分周器４０ａ，４０ｂは、出力信号ＯＵＴの周波数ｆｏを、それぞれ１／Ｍ，１／Ｎに分周して帰還信号ＦＢａ，ＦＢｂを出力するものである。帰還信号ＦＢａ，ＦＢｂは、それぞれ周波数比較器１０ａ，１０ｂに与えられている。
【００１７】
なお、ＳＣは、この図１中に概念図を記載したように、クロックＣＬＫによって相補的にオン・オフされる直列接続された２つのスイッチＳＷ１，ＳＷ２と、これらのスイッチＳＷ１，ＳＷ２の接続点と接地電位ＧＮＤの間に接続されたキャパシタＣを有している。スイッチＳＷ１の一端は電源電位ＶＤＤ（例えば、ＳＣ１１ａの場合）または接地電位ＧＮＤ（例えば、ＳＣ１２ａの場合）に接続され、スイッチＳＷ２の一端がノードＮ（ＮａまたはＮｂ）に接続されている。
【００１８】
このＳＣにおいて、クロックＣＬＫの周波数がｆ、ノードＮの電位がＶＤＤ／２、またスイッチＳＷ１の一端が電源電位ＶＤＤに接続されているとする。スイッチＳＷ１がオン（スイッチＳＷ２はオフ）のとき、キャパシタＣの電圧は電源によってＶＤＤに充電される。次にスイッチＳＷ２がオン（スイッチＳＷ１はオフ）になると、キャパシタＣとノードＮの電位差ＶＤＤ／２により、このキャパシタＣからノードＮに電流が流れる。クロックＣＬＫの１サイクルを通してみると、電源電位ＶＤＤからノードＮにキャパシタＣの容量値に応じた電流が流れることになる。従って、この電流の大きさは、クロックＣＬＫの周波数ｆに比例する。
【００１９】
一方、スイッチＳＷ１の一端が接地電位ＧＮＤに接続されている場合は、スイッチＳＷ１がオンのとき、キャパシタＣは接地されて放電される。次にスイッチＳＷ２がオンになると、キャパシタＣとノードＮの電位差ＶＤＤ／２により、このノードＮからキャパシタＣに電流が流れる。これにより、ノードＮから接地電位ＧＮＤに、クロックＣＬＫの周波数ｆに比例した電流が流れる。
【００２０】
次に、図１の動作を説明する。
周波数比較器１０ａ，１０ｂのノードＮａ，Ｎｂは、ループフィルタ２０の差動増幅器２１の反転入力端子に接続され、この差動増幅器２１の非反転入力端子には電位ＶＤＤ／２が与えられている。ループフィルタ２０では、帰還作用によって差動増幅器２１の反転入力端子と非反転入力端子の電位が等しくなるように動作するので、これらのノードＮａ，Ｎｂの電位もＶＤＤ／２となる。
【００２１】
周波数比較器１０ａのＳＣ１１ａと周波数比較器１０ｂのＳＣ１１ｂには、周波数ｆｉの入力信号ＩＮがクロックとして与えられる。また、周波数比較器１０ａのＳＣ１２ａには、分周器４０ａから出力信号ＯＵＴを１／Ｍに分周した周波数ｆｏ／Ｍの帰還信号ＦＢａがクロックとして与えられ、周波数比較器１０ｂのＳＣ１２ｂには、分周器４０ｂから出力信号ＯＵＴを１／Ｎに分周した周波数ｆｏ／Ｎの帰還信号ＦＢｂがクロックとして与えられる。
【００２２】
ここで、各ＳＣのキャパシタＣの値を同一とし、周波数比較器１０ａ，１０ｂの入力信号の周波数差に対する係数をそれぞれＫａ，Ｋｂとすると、各ＳＣ１１ａ，１２ａ，１１ｂ，１２ｂに流れる電流Ｉ１１ａ，Ｉ１２ａ，Ｉ１１ｂ，Ｉ１２ｂは次のようになる。
Ｉ１１ａ＝Ｋａ×ｆｉ
Ｉ１２ａ＝Ｋａ×ｆｏ／Ｍ
Ｉ１１ｂ＝Ｋｂ×ｆｉ
Ｉ１２ｂ＝Ｋｂ×ｆｏ／Ｎ
【００２３】
また、周波数比較器１０ａのノードＮａから流れ出す電流はＩ１１ａ−Ｉ１２ａ、周波数比較器１０ｂのノードＮｂから流れ出す電流はＩ１１ｂ−Ｉ１２ｂであるので、定常状態では、次式が成り立つ。
Ｋａ×ｆｉ−Ｋａ×ｆｏ／Ｍ＋Ｋｂ×ｆｉ−Ｋｂ×ｆｏ／Ｎ＝０
【００２４】
従って、出力信号ＯＵＴの周波数ｆｏは、次のようになる。
ｆｏ＝｛（Ｋａ＋Ｋｂ）／（Ｋａ／Ｍ＋Ｋｂ／Ｎ）｝×ｆｉ
【００２５】
これにより、入力信号ＩＮの周波数ｆｉの分数倍の周波数ｆｏが得られることが分かる。なお、周波数比較器１０ａ，１０ｂを構成する各素子の定数を同一に設定すれば、Ｋａ＝Ｋｂであるので、上の式は次のようになる。
ｆｏ＝｛２ＭＮ／（Ｍ＋Ｎ）｝ｆｉ
【００２６】
以上のように、この実施例１のＰＬＬ発振回路は、出力信号ＯＵＴを分周した信号と入力信号ＩＮの周波数の差に応じた電流を出力する周波数比較器１０ａ，１０ｂと、これら周波数比較器１０ａ，１０ｂから出力される電流の和が０となるような制御電圧ＶＣを生成してＶＣＯ３０に与えるループフィルタ２０を有している。これにより、入力信号ＩＮを分周して周波数を下げる必要がないので、ループフィルタ２０の時定数を大きく設定する必要がなくなり、抵抗やキャパシタの定数を小さくすることができると共に、雑音を低減することができるという利点がある。
【実施例２】
【００２７】
図３は、本発明の実施例２を示すＰＬＬ発振回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００２８】
このＰＬＬ発振回路は、図１中の周波数比較器１０ａ，１０ｂに代えて構成の異なる周波数比較器５０ａ，５０ｂを設けると共に、ループフィルタ２０に代えて若干構成の異なるループフィルタ２０Ａを設けたものである。
【００２９】
周波数比較器５０ａ，５０ｂは、周波数比較器１０ａ，１０ｂと同様に、与えられる２つの信号の周波数の差に比例した電流を出力するものである。これらの周波数比較器５０（５０ａ，５０ｂ）は同一構成となっており、周波数比較器５０ａに一例を示すように、入力信号ＩＮで動作する２段のフリップフロップ（以下、「ＦＦ」という）５１，５２からなるシフトレジスタと、分周器４０ａから与えられる帰還信号ＦＢａで動作する２段のＦＦ５３，５４からなるシフトレジスタを有している。なお、これらのＦＦ５１〜５４は、例えば入力信号ＩＮを１／３に分周して生成したリセット信号ＲＳＴによって、周期的にリセットされるようになっている。
【００３０】
更に、周波数比較器５０は、ＦＦ５１〜５４の出力信号に従ってスイッチ制御用の信号ＵＰ，ＤＮを生成するための論理ゲート５５〜６０と、スイッチ６１，６２と、電流源６３，６４を有している。
【００３１】
初段のＦＦ５１，５３の入力端子Ｄは電源電位ＶＤＤに接続されている。ＦＦ５１の出力端子ＱとＦＦ５３の出力端子／Ｑ（但し、「／」は反転を意味する）は、２入力の論理積ゲート（以下、「ＡＮＤ」という）５５の入力側に接続され、ＦＦ５２の出力端子／ＱとＦＦ５４の出力端子Ｑは、ＡＮＤ５６の入力側に接続されている。また、ＦＦ５３の出力端子ＱとＦＦ５１の出力端子／Ｑは、ＡＮＤ５７の入力側に接続され、ＦＦ５２の出力端子ＱとＦＦ５４の出力端子／Ｑは、ＡＮＤ５８の入力側に接続されている。
【００３２】
更に、ＡＮＤ５５，５６の出力側は論理和ゲート（以下、「ＯＲ」という）５９の入力側に接続され、このＯＲ５９から信号ＤＮが出力されるようになっている。また、ＡＮＤ５７，５８の出力側はＯＲ６０の入力側に接続され、このＯＲ６０から信号ＵＰが出力されるようになっている。信号ＤＮ，ＵＰは、それぞれスイッチ６１，６２の制御信号として与えられている。スイッチ６１の一端はノードＮａに接続され、他端が電流源６３を介して電源ＶＤＤに接続されている。また、スイッチ６２の一端はノードＮａに接続され、他端が電流源６４を介して接地されている。そして、ノードＮａがノードＮｃに接続され、このノードＮｃにループフィルタ２０Ａが接続されている。
【００３３】
ループフィルタ２０Ａは、周波数比較器５０ａ，５０ｂから出力される信号の高周波成分を除去して平均値を出力する積分回路である。その他の構成は、図１と同様である。
【００３４】
図４は、図３中の周波数比較器の動作の一例を示す信号波形図である。以下、この図４を参照しつつ、図３の動作を説明する。
【００３５】
周波数比較器５０において、２つの入力信号（入力信号ＩＮと帰還信号ＦＢ）の周波数をそれぞれｆｘ，ｆｙ、リセット信号ＲＳＴによって周期的にリセットされる間の期間を１サイクルとし、各サイクルにおいて入力信号ＩＮと帰還信号ＦＢの１番目の立ち上がりエッジの時刻をそれぞれＴｆｘ１，Ｔｆｙ１とする。これにより、各サイクルにおける入力信号ＩＮと帰還信号ＦＢの２番目の立ち上がりエッジの時刻Ｔｆｘ２，Ｔｆｙ２は、それぞれ次のようになる。
Ｔfx２＝Ｔfx１＋（１／ｆｘ）
Ｔfy２＝Ｔfy１＋（１／ｆｙ）
上の２式より、次式が得られる。
（Ｔfx２−Ｔfy２）−（Ｔfx１−Ｔfy１）＝１／ｆｘ−１／ｆｙ
【００３６】
上式の右辺は入力信号の周期の差であり、一定の値となる。従って、上式の左辺で示される値、即ち、１番目のエッジの時間差と２番目のエッジの時間差の差分が、一定の値となることが分かる。
【００３７】
図４に示すように、サイクル１において２つの入力信号ＩＮ，ＦＢの１回目の立ち上がりエッジの時間差が信号ＤＮとして出力され、２回目の立ち上がりエッジの時間差が信号ＵＰとして出力される。２つの信号ＤＮ，ＵＰが出力された後でリセットが行われ、次のサイクルに移行する。サイクル２，３，…においても、同様に、２つの信号ＤＮ，ＵＰが出力される。
【００３８】
信号ＤＮ，ＵＰは、それぞれスイッチ６１，６２に制御信号として与えられ、電流源６４，６５からノードＮａにこれらの信号ＤＮ，ＵＰのパルス幅に応じた電流が流れる。この電流は、ループフィルタ２０Ａによって平均値が取られ、このループフィルタ２０Ａから出力される制御電圧ＶＣは、入力信号ＩＮと帰還信号ＦＢの周波数の差に対応する値となる。
【００３９】
なお、図３のＰＬＬ発振回路では、周波数比較器５０ａから入力信号ＩＮと帰還信号ＦＢａの周波数の差に応じた電流が出力され、周波数比較器５０ｂから入力信号ＩＮと帰還信号ＦＢｂの周波数の差に応じた電流が出力される。各周波数比較器５０ａ，５０ｂから出力される電流は、ループフィルタ２０Ａによって平均値が取られ、ＶＣＯ３０に対する制御電圧ＶＣが生成される。これにより、定常状態における出力信号ＯＵＴの周波数ｆｏは、実施例１と同様の値となり、同様の利点を得ることができる。
【実施例３】
【００４０】
図５は、本発明の実施例３を示すＰＬＬ発振回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４１】
このＰＬＬ発振回路は、図１中の周波数比較器１０ｂと分周器４０ｂに代えて電流源７０を設けたものである。電流源７０は、一定電流ＣをノードＮｃに出力するものである。その他の構成は、図１と同様である。
【００４２】
このＰＬＬ発振回路において、周波数比較器１０からノードＮｃに流れる電流は、実施例１で説明したとおり、Ｋａ×ｆｉ−Ｋａ×ｆｏ／Ｍである。また、電流源７０からノードＮｃに流れる電流はＣであるので、定常状態では、次式が成り立つ。
Ｋａ×ｆｉ−Ｋａ×ｆｏ／Ｍ＋Ｃ＝０
【００４３】
従って、出力信号ＯＵＴの周波数ｆｏは、次のようになる。
ｆｏ＝Ｍ×ｆｉ−Ｍ×Ｃ／Ｋａ
【００４４】
これにより、入力信号ＩＮの周波数ｆｉに対して一定の周波数差を有する出力信号ＯＵＴを得ることができる。
【００４５】
以上のように、この実施例３のＰＬＬ発振回路は、入力信号ＩＮの周波数ｆｉに対して一定の周波数差を有する出力信号ＯＵＴを生成する場合に、実施例１と同様の利点が得られる。
【実施例４】
【００４６】
図６は、本発明の実施例４を示すＰＬＬ発振回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４７】
このＰＬＬ発振回路は、図１中の周波数比較器１０ａ，１０ｂにそれぞれ異なる入力信号ＩＮ１，ＩＮ２を与えると共に、これらの周波数比較器１０ａ，１０ｂに分周器４０の帰還信号ＦＢを共通に与えるようにしたものである。
【００４８】
入力信号ＩＮ１，ＩＮ２の周波数をそれぞれｆｉ１，ｆｉ２、出力信号ＯＵＴの周波数をｆｏ、分周器４０の分周数をＭとすれば、次式が成り立つ。
Ｋａ×ｆｉ１−Ｋａ×ｆｏ／Ｍ＋Ｋｂ×ｆｉ２−Ｋｂ×ｆｏ／Ｍ＝０
【００４９】
従って、出力信号ＯＵＴの周波数ｆｏは、次のようになる。
ｆｏ＝Ｍ×（Ｋａ×ｆｉ１＋Ｋｂ×ｆｉ２）／（Ｋａ＋Ｋｂ）
【００５０】
なお、周波数比較器１０ａ，１０ｂを構成する各素子の定数を同一に設定すれば、Ｋａ＝Ｋｂであるので、上の式は次のようになる。
ｆｏ＝Ｍ（ｆｉ１＋ｆｉ２）／２
【００５１】
以上のように、この実施例４のＰＬＬ発振回路は、２つの入力信号ＩＮ１，ＩＮ２の周波数ｆｉ１，ｆｉ２に基づいた周波数の出力信号ＯＵＴを生成する場合に、実施例１と同様の利点が得られる。
【実施例５】
【００５２】
図７は、本発明の実施例５を示すＰＬＬ発振回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００５３】
このＰＬＬ発振回路は、それぞれ異なる周波数ｆｉ１，ｆｉ２，…，ｆｉｎの入力信号ＩＮ１，ＩＮ２，…，ＩＮｎと、それに対応する分周数Ｍ１，Ｍ２，…，Ｍｎに基づいた周波数の出力信号ＯＵＴを生成するものである。
【００５４】
このＰＬＬ発振回路は、それぞれ入力信号ＩＮ１，ＩＮ２，…，ＩＮｎが与えられる周波数比較器１０１，１０２，…，１０ｎ、ループフィルタ２０、ＶＣＯ３０、及びこのＶＣＯ３０の出力信号ＯＵＴをそれぞれ１／Ｍ１，１／Ｍ２，…，１／Ｍｎに分周した帰還信号ＦＢ１，ＦＢ２，…，ＦＢｎを出力する分周器４０１，４０２，…，４０ｎを有している。
【００５５】
周波数比較器１０１〜１０ｎの出力側はノードＮｃに共通接続され、このノードＮｃにループフィルタ２０が接続されている。ループフィルタ２０から出力される制御電圧ＶＣはＶＣＯ３０に与えられ、このＶＣＯ３０から出力信号ＯＵＴが出力されるようになっている。出力信号ＯＵＴは、更に分周器４０１〜４０ｎに与えられ、これらの分周器４０１〜４０ｎから出力される帰還信号ＦＢ１〜ＦＢｎが、それぞれ周波数比較器１０１〜１０ｎにフィードバックされるようになっている。
【００５６】
このＰＬＬ発振回路では、周波数比較器１０１〜１０ｎの入力信号の周波数差に対する係数をそれぞれＫ１〜Ｋｎとすると、次式が成り立つ。
Σ（ｆｉｊ−ｆｏ／Ｍｊ）×Ｋｊ＝０
但し、Σは、括弧内の式を１からｎまでのｊについて加算したものである。
【００５７】
これにより、出力信号ＯＵＴの周波数ｆｏは、次式のようになる。
ｆｏ＝Σ（ｆｉｊ×Ｋｊ）／Σ（Ｋｊ／Ｍｊ）
【００５８】
以上のように、この実施例５のＰＬＬ発振回路は、異なる周波数ｆｉ１，ｆｉ２，…，ｆｉｎを有する入力信号ＩＮ１，ＩＮ２，…，ＩＮｎと、それに対応する分周数Ｍ１，Ｍ２，…，Ｍｎに基づいた周波数の出力信号ＯＵＴを生成する場合に、実施例１と同様の利点が得られる。
【００５９】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１） 実施例３〜５における周波数比較器１０は、実施例１と同様のＳＣを使用したものであるが、実施例２と同様のエッジを検出する方式の周波数比較器５０を用いることもできる。
（２） ループフィルタ２０，２０Ａの構成は、例示したものに限定されない。
（３） 周波数比較器５０の構成は、実施例２に限定するものではない。例えば、ＦＦ５１〜５４によって入力信号ＩＮや帰還信号ＦＢの立ち下がりの変化タイミングに基づいて信号ＵＰ，ＤＮを生成するようにしても良い。また、論理ゲート５５〜６０による論理回路の構成も、例示したものに限定されない。
（４） 実施例２の周波数比較器５０に対するリセット信号ＲＳＴは、入力信号ＩＮを分周して生成しているが、リセット信号の生成方法はこれに限定するものではない。また、リセット周期は、帰還信号ＦＢの周波数に応じて設定する必要がある。即ち、確実に動作させるためには、２つの帰還信号ＦＢａ，ＦＢｂの内の低い方の周波数の周期の１．５倍以上の周期となるようなリセット信号とする必要がある。一方、リセット周期が長すぎると、出力信号ＯＵＴの安定度が悪くなるおそれが有る。従って、リセット信号ＲＳＴの周期は、入力信号、出力信号、帰還信号の周波数に応じて適切に設定する必要がある。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施例１を示すＰＬＬ発振回路の構成図である。
【図２】従来のＰＬＬ発振回路の構成図である。
【図３】本発明の実施例２を示すＰＬＬ発振回路の構成図である。
【図４】図３中の周波数比較器の動作の一例を示す信号波形図である。
【図５】本発明の実施例３を示すＰＬＬ発振回路の構成図である。
【図６】本発明の実施例４を示すＰＬＬ発振回路の構成図である。
【図７】本発明の実施例５を示すＰＬＬ発振回路の構成図である。
【符号の説明】
【００６１】
１０，５０ 周波数比較器
１１，１２ ＳＣ（スイッチド・キャパシタ）
２０ ループフィルタ
３０ ＶＣＯ（電圧制御発振器）
４０ 分周器
５１〜５４ ＦＦ（フリップフロップ）
５５〜５８ ＡＮＤ（論理積ゲート）
５９，６０ ＯＲ（論理和ゲート）
６１，６２ スイッチ
６３，６４，７０ 電流源
【技術分野】
【０００１】
本発明は、入力周波数の分数倍の周波数の信号を発振する分数分周型のＰＬＬ(Phase Locked Loop)発振回路に関するものである。
【背景技術】
【０００２】
図２は、従来のＰＬＬ発振回路の構成図である。
このＰＬＬ発振回路は、分周器（ＤＩＶ）１，５、位相比較器２、ループフィルタ３、及び電圧制御発振器（Voltage Controlled Oscillator、以下、「ＶＣＯ」という）４で構成されている。分周器１は、入力信号ＩＮの周波数ｆｉを１／Ｎに分周するもので、分周器５は、出力信号ＯＵＴの周波数ｆｏを１／Ｍに分周するものである。位相比較器２は、分周器１，５の出力信号の位相を比較するもので、この位相比較器２による比較結果がループフィルタ３に与えられている。ループフィルタ３は、位相比較器２の出力信号に含まれる高周波成分を除去するローパスフィルタで、このループフィルタ３からＶＣＯ４に対する制御電圧が出力されている。ＶＣＯ４は、制御電圧に応じた周波数の信号を発振するもので、このＶＣＯ４から周波数ｆｏの出力信号ＯＵＴが出力されるようになっている。
【０００３】
このＰＬＬ発振回路では、位相比較器２に与えられる２つの信号の位相差がなくなるように帰還動作が行われ、これらの２つの信号の周波数が一致したときに定常状態となる。従って、定常状態における出力信号ＯＵＴの周波数ｆｏは、次のようになる。
ｆｏ＝（Ｍ／Ｎ）×ｆｉ
【０００４】
【特許文献１】特開２００３−２５８６３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記ＰＬＬ発振回路は、分周器１の分周数Ｎの設定値によっては、位相比較器２の入力信号の周波数が低くなり、これに対応するためにフィルタの時定数を大きくする必要があるので、回路の抵抗やキャパシタの定数が大きくなる。また、ＰＬＬのループ帯域が狭くなり、負帰還によるノイズ低減効果が小さくなって雑音が増加するという課題があった。
【０００６】
本発明は、分数分周型のＰＬＬ発振回路における抵抗やキャパシタの定数を小さくすると共に、雑音を低減することを目的としている。
【課題を解決するための手段】
【０００７】
本発明のＰＬＬ発振回路は、入力信号と帰還信号の周波数の差に応じた電流を共通ノードに出力する複数の周波数比較器と、前記共通ノードに出力される信号の高周波成分を除去して制御電圧を生成するループフィルタと、前記制御電圧に応じた周波数の出力信号を生成するＶＣＯと、前記出力信号の周波数を分周して前記帰還信号を出力する分周器とを、備えたことを特徴としている。
【発明の効果】
【０００８】
本発明では、周波数比較器によって、入力信号と帰還信号の周波数の差に応じた電流を出力するようにしている。これにより、入力信号は分周器を介さずに周波数比較器に直接入力されるので、ループフィルタには入力信号に対応した周波数の信号が与えられる。これにより、分数分周型のＰＬＬ発振回路において、分周器を使用した場合と異なり、ループフィルタの時定数を大きく設計する必要がなくなり、抵抗やキャパシタの定数を小さくすることができると共に、雑音を低減することができるという効果がある。
【発明を実施するための最良の形態】
【０００９】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１０】
図１は、本発明の実施例１を示すＰＬＬ発振回路の構成図である。
このＰＬＬ発振回路は、周波数比較器１０ａ，１０ｂ、ループフィルタ２０、ＶＣＯ３０、及び分周器４０ａ，４０ｂで構成されている。
【００１１】
周波数比較器１０ａ，１０ｂは、何れも、与えられる２つの信号（入力信号と帰還信号）の周波数の差に比例した電流を出力するもので、周波数比較器１０ａには、周波数ｆｉの入力信号ＩＮと分周器４０ａからの帰還信号ＦＢａが与えられ、周波数比較器１０ｂには、周波数ｆｉの入力信号ＩＮと分周器４０からの帰還信号ＦＢｂが与えられている。
【００１２】
これらの周波数比較器１０ａ，１０ｂは、何れもスイッチド・キャパシタ（以下、「ＳＣ」という）を用いたもので、周波数比較器１０ａは、電源電位ＶＤＤとノードＮａの間に接続されたＳＣ１１ａと、このノードＮａと接地電位ＧＮＤの間に接続されたＳＣ１２ａで構成されている。ＳＣ１１ａには、スイッチ制御用のクロックＣＬＫとして入力信号ＩＮが与えられ、ＳＣ１２ａには、スイッチ制御用のクロックＣＬＫとして帰還信号ＦＢｂが与えられている。
【００１３】
また、周波数比較器１０ｂは、電源電位ＶＤＤとノードＮｂの間に接続されたＳＣ１１ｂと、このノードＮｂと接地電位ＧＮＤの間に接続されたＳＣ１２ｂで構成されている。ＳＣ１１ｂには、スイッチ制御用のクロックＣＬＫとして入力信号ＩＮが与えられ、ＳＣ１２ｂには、スイッチ制御用のクロックＣＬＫとして帰還信号ＦＢｂが与えられている。
【００１４】
周波数比較器１０ａ，１０ｂのノードＮａ，ＮｂはノードＮｃに共通接続され、このノードＮｃに、ループフィルタ２０を構成する差動増幅器２１の反転入力端子が接続されている。なお、差動増幅器２１の非反転入力端子には、電源電位ＶＤＤの１／２が与えられている。差動増幅器２１は、出力端子と非反転入力端子の間に接続された帰還回路２２によって高周波成分を除去するローパスフィルタを構成するもので、この出力端子からＶＣＯ３０に制御電圧ＶＣが出力されるようになっている。
【００１５】
ＶＣＯ３０は、制御電圧ＶＣに応じた周波数の信号を発振するもので、このＶＣＯ３０から周波数ｆｏの出力信号ＯＵＴが出力されるようになっている。出力信号ＯＵＴは、図示しない外部回路に出力されると共に、分周器４０ａ，４０ｂに与えられている。
【００１６】
分周器４０ａ，４０ｂは、出力信号ＯＵＴの周波数ｆｏを、それぞれ１／Ｍ，１／Ｎに分周して帰還信号ＦＢａ，ＦＢｂを出力するものである。帰還信号ＦＢａ，ＦＢｂは、それぞれ周波数比較器１０ａ，１０ｂに与えられている。
【００１７】
なお、ＳＣは、この図１中に概念図を記載したように、クロックＣＬＫによって相補的にオン・オフされる直列接続された２つのスイッチＳＷ１，ＳＷ２と、これらのスイッチＳＷ１，ＳＷ２の接続点と接地電位ＧＮＤの間に接続されたキャパシタＣを有している。スイッチＳＷ１の一端は電源電位ＶＤＤ（例えば、ＳＣ１１ａの場合）または接地電位ＧＮＤ（例えば、ＳＣ１２ａの場合）に接続され、スイッチＳＷ２の一端がノードＮ（ＮａまたはＮｂ）に接続されている。
【００１８】
このＳＣにおいて、クロックＣＬＫの周波数がｆ、ノードＮの電位がＶＤＤ／２、またスイッチＳＷ１の一端が電源電位ＶＤＤに接続されているとする。スイッチＳＷ１がオン（スイッチＳＷ２はオフ）のとき、キャパシタＣの電圧は電源によってＶＤＤに充電される。次にスイッチＳＷ２がオン（スイッチＳＷ１はオフ）になると、キャパシタＣとノードＮの電位差ＶＤＤ／２により、このキャパシタＣからノードＮに電流が流れる。クロックＣＬＫの１サイクルを通してみると、電源電位ＶＤＤからノードＮにキャパシタＣの容量値に応じた電流が流れることになる。従って、この電流の大きさは、クロックＣＬＫの周波数ｆに比例する。
【００１９】
一方、スイッチＳＷ１の一端が接地電位ＧＮＤに接続されている場合は、スイッチＳＷ１がオンのとき、キャパシタＣは接地されて放電される。次にスイッチＳＷ２がオンになると、キャパシタＣとノードＮの電位差ＶＤＤ／２により、このノードＮからキャパシタＣに電流が流れる。これにより、ノードＮから接地電位ＧＮＤに、クロックＣＬＫの周波数ｆに比例した電流が流れる。
【００２０】
次に、図１の動作を説明する。
周波数比較器１０ａ，１０ｂのノードＮａ，Ｎｂは、ループフィルタ２０の差動増幅器２１の反転入力端子に接続され、この差動増幅器２１の非反転入力端子には電位ＶＤＤ／２が与えられている。ループフィルタ２０では、帰還作用によって差動増幅器２１の反転入力端子と非反転入力端子の電位が等しくなるように動作するので、これらのノードＮａ，Ｎｂの電位もＶＤＤ／２となる。
【００２１】
周波数比較器１０ａのＳＣ１１ａと周波数比較器１０ｂのＳＣ１１ｂには、周波数ｆｉの入力信号ＩＮがクロックとして与えられる。また、周波数比較器１０ａのＳＣ１２ａには、分周器４０ａから出力信号ＯＵＴを１／Ｍに分周した周波数ｆｏ／Ｍの帰還信号ＦＢａがクロックとして与えられ、周波数比較器１０ｂのＳＣ１２ｂには、分周器４０ｂから出力信号ＯＵＴを１／Ｎに分周した周波数ｆｏ／Ｎの帰還信号ＦＢｂがクロックとして与えられる。
【００２２】
ここで、各ＳＣのキャパシタＣの値を同一とし、周波数比較器１０ａ，１０ｂの入力信号の周波数差に対する係数をそれぞれＫａ，Ｋｂとすると、各ＳＣ１１ａ，１２ａ，１１ｂ，１２ｂに流れる電流Ｉ１１ａ，Ｉ１２ａ，Ｉ１１ｂ，Ｉ１２ｂは次のようになる。
Ｉ１１ａ＝Ｋａ×ｆｉ
Ｉ１２ａ＝Ｋａ×ｆｏ／Ｍ
Ｉ１１ｂ＝Ｋｂ×ｆｉ
Ｉ１２ｂ＝Ｋｂ×ｆｏ／Ｎ
【００２３】
また、周波数比較器１０ａのノードＮａから流れ出す電流はＩ１１ａ−Ｉ１２ａ、周波数比較器１０ｂのノードＮｂから流れ出す電流はＩ１１ｂ−Ｉ１２ｂであるので、定常状態では、次式が成り立つ。
Ｋａ×ｆｉ−Ｋａ×ｆｏ／Ｍ＋Ｋｂ×ｆｉ−Ｋｂ×ｆｏ／Ｎ＝０
【００２４】
従って、出力信号ＯＵＴの周波数ｆｏは、次のようになる。
ｆｏ＝｛（Ｋａ＋Ｋｂ）／（Ｋａ／Ｍ＋Ｋｂ／Ｎ）｝×ｆｉ
【００２５】
これにより、入力信号ＩＮの周波数ｆｉの分数倍の周波数ｆｏが得られることが分かる。なお、周波数比較器１０ａ，１０ｂを構成する各素子の定数を同一に設定すれば、Ｋａ＝Ｋｂであるので、上の式は次のようになる。
ｆｏ＝｛２ＭＮ／（Ｍ＋Ｎ）｝ｆｉ
【００２６】
以上のように、この実施例１のＰＬＬ発振回路は、出力信号ＯＵＴを分周した信号と入力信号ＩＮの周波数の差に応じた電流を出力する周波数比較器１０ａ，１０ｂと、これら周波数比較器１０ａ，１０ｂから出力される電流の和が０となるような制御電圧ＶＣを生成してＶＣＯ３０に与えるループフィルタ２０を有している。これにより、入力信号ＩＮを分周して周波数を下げる必要がないので、ループフィルタ２０の時定数を大きく設定する必要がなくなり、抵抗やキャパシタの定数を小さくすることができると共に、雑音を低減することができるという利点がある。
【実施例２】
【００２７】
図３は、本発明の実施例２を示すＰＬＬ発振回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００２８】
このＰＬＬ発振回路は、図１中の周波数比較器１０ａ，１０ｂに代えて構成の異なる周波数比較器５０ａ，５０ｂを設けると共に、ループフィルタ２０に代えて若干構成の異なるループフィルタ２０Ａを設けたものである。
【００２９】
周波数比較器５０ａ，５０ｂは、周波数比較器１０ａ，１０ｂと同様に、与えられる２つの信号の周波数の差に比例した電流を出力するものである。これらの周波数比較器５０（５０ａ，５０ｂ）は同一構成となっており、周波数比較器５０ａに一例を示すように、入力信号ＩＮで動作する２段のフリップフロップ（以下、「ＦＦ」という）５１，５２からなるシフトレジスタと、分周器４０ａから与えられる帰還信号ＦＢａで動作する２段のＦＦ５３，５４からなるシフトレジスタを有している。なお、これらのＦＦ５１〜５４は、例えば入力信号ＩＮを１／３に分周して生成したリセット信号ＲＳＴによって、周期的にリセットされるようになっている。
【００３０】
更に、周波数比較器５０は、ＦＦ５１〜５４の出力信号に従ってスイッチ制御用の信号ＵＰ，ＤＮを生成するための論理ゲート５５〜６０と、スイッチ６１，６２と、電流源６３，６４を有している。
【００３１】
初段のＦＦ５１，５３の入力端子Ｄは電源電位ＶＤＤに接続されている。ＦＦ５１の出力端子ＱとＦＦ５３の出力端子／Ｑ（但し、「／」は反転を意味する）は、２入力の論理積ゲート（以下、「ＡＮＤ」という）５５の入力側に接続され、ＦＦ５２の出力端子／ＱとＦＦ５４の出力端子Ｑは、ＡＮＤ５６の入力側に接続されている。また、ＦＦ５３の出力端子ＱとＦＦ５１の出力端子／Ｑは、ＡＮＤ５７の入力側に接続され、ＦＦ５２の出力端子ＱとＦＦ５４の出力端子／Ｑは、ＡＮＤ５８の入力側に接続されている。
【００３２】
更に、ＡＮＤ５５，５６の出力側は論理和ゲート（以下、「ＯＲ」という）５９の入力側に接続され、このＯＲ５９から信号ＤＮが出力されるようになっている。また、ＡＮＤ５７，５８の出力側はＯＲ６０の入力側に接続され、このＯＲ６０から信号ＵＰが出力されるようになっている。信号ＤＮ，ＵＰは、それぞれスイッチ６１，６２の制御信号として与えられている。スイッチ６１の一端はノードＮａに接続され、他端が電流源６３を介して電源ＶＤＤに接続されている。また、スイッチ６２の一端はノードＮａに接続され、他端が電流源６４を介して接地されている。そして、ノードＮａがノードＮｃに接続され、このノードＮｃにループフィルタ２０Ａが接続されている。
【００３３】
ループフィルタ２０Ａは、周波数比較器５０ａ，５０ｂから出力される信号の高周波成分を除去して平均値を出力する積分回路である。その他の構成は、図１と同様である。
【００３４】
図４は、図３中の周波数比較器の動作の一例を示す信号波形図である。以下、この図４を参照しつつ、図３の動作を説明する。
【００３５】
周波数比較器５０において、２つの入力信号（入力信号ＩＮと帰還信号ＦＢ）の周波数をそれぞれｆｘ，ｆｙ、リセット信号ＲＳＴによって周期的にリセットされる間の期間を１サイクルとし、各サイクルにおいて入力信号ＩＮと帰還信号ＦＢの１番目の立ち上がりエッジの時刻をそれぞれＴｆｘ１，Ｔｆｙ１とする。これにより、各サイクルにおける入力信号ＩＮと帰還信号ＦＢの２番目の立ち上がりエッジの時刻Ｔｆｘ２，Ｔｆｙ２は、それぞれ次のようになる。
Ｔfx２＝Ｔfx１＋（１／ｆｘ）
Ｔfy２＝Ｔfy１＋（１／ｆｙ）
上の２式より、次式が得られる。
（Ｔfx２−Ｔfy２）−（Ｔfx１−Ｔfy１）＝１／ｆｘ−１／ｆｙ
【００３６】
上式の右辺は入力信号の周期の差であり、一定の値となる。従って、上式の左辺で示される値、即ち、１番目のエッジの時間差と２番目のエッジの時間差の差分が、一定の値となることが分かる。
【００３７】
図４に示すように、サイクル１において２つの入力信号ＩＮ，ＦＢの１回目の立ち上がりエッジの時間差が信号ＤＮとして出力され、２回目の立ち上がりエッジの時間差が信号ＵＰとして出力される。２つの信号ＤＮ，ＵＰが出力された後でリセットが行われ、次のサイクルに移行する。サイクル２，３，…においても、同様に、２つの信号ＤＮ，ＵＰが出力される。
【００３８】
信号ＤＮ，ＵＰは、それぞれスイッチ６１，６２に制御信号として与えられ、電流源６４，６５からノードＮａにこれらの信号ＤＮ，ＵＰのパルス幅に応じた電流が流れる。この電流は、ループフィルタ２０Ａによって平均値が取られ、このループフィルタ２０Ａから出力される制御電圧ＶＣは、入力信号ＩＮと帰還信号ＦＢの周波数の差に対応する値となる。
【００３９】
なお、図３のＰＬＬ発振回路では、周波数比較器５０ａから入力信号ＩＮと帰還信号ＦＢａの周波数の差に応じた電流が出力され、周波数比較器５０ｂから入力信号ＩＮと帰還信号ＦＢｂの周波数の差に応じた電流が出力される。各周波数比較器５０ａ，５０ｂから出力される電流は、ループフィルタ２０Ａによって平均値が取られ、ＶＣＯ３０に対する制御電圧ＶＣが生成される。これにより、定常状態における出力信号ＯＵＴの周波数ｆｏは、実施例１と同様の値となり、同様の利点を得ることができる。
【実施例３】
【００４０】
図５は、本発明の実施例３を示すＰＬＬ発振回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４１】
このＰＬＬ発振回路は、図１中の周波数比較器１０ｂと分周器４０ｂに代えて電流源７０を設けたものである。電流源７０は、一定電流ＣをノードＮｃに出力するものである。その他の構成は、図１と同様である。
【００４２】
このＰＬＬ発振回路において、周波数比較器１０からノードＮｃに流れる電流は、実施例１で説明したとおり、Ｋａ×ｆｉ−Ｋａ×ｆｏ／Ｍである。また、電流源７０からノードＮｃに流れる電流はＣであるので、定常状態では、次式が成り立つ。
Ｋａ×ｆｉ−Ｋａ×ｆｏ／Ｍ＋Ｃ＝０
【００４３】
従って、出力信号ＯＵＴの周波数ｆｏは、次のようになる。
ｆｏ＝Ｍ×ｆｉ−Ｍ×Ｃ／Ｋａ
【００４４】
これにより、入力信号ＩＮの周波数ｆｉに対して一定の周波数差を有する出力信号ＯＵＴを得ることができる。
【００４５】
以上のように、この実施例３のＰＬＬ発振回路は、入力信号ＩＮの周波数ｆｉに対して一定の周波数差を有する出力信号ＯＵＴを生成する場合に、実施例１と同様の利点が得られる。
【実施例４】
【００４６】
図６は、本発明の実施例４を示すＰＬＬ発振回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４７】
このＰＬＬ発振回路は、図１中の周波数比較器１０ａ，１０ｂにそれぞれ異なる入力信号ＩＮ１，ＩＮ２を与えると共に、これらの周波数比較器１０ａ，１０ｂに分周器４０の帰還信号ＦＢを共通に与えるようにしたものである。
【００４８】
入力信号ＩＮ１，ＩＮ２の周波数をそれぞれｆｉ１，ｆｉ２、出力信号ＯＵＴの周波数をｆｏ、分周器４０の分周数をＭとすれば、次式が成り立つ。
Ｋａ×ｆｉ１−Ｋａ×ｆｏ／Ｍ＋Ｋｂ×ｆｉ２−Ｋｂ×ｆｏ／Ｍ＝０
【００４９】
従って、出力信号ＯＵＴの周波数ｆｏは、次のようになる。
ｆｏ＝Ｍ×（Ｋａ×ｆｉ１＋Ｋｂ×ｆｉ２）／（Ｋａ＋Ｋｂ）
【００５０】
なお、周波数比較器１０ａ，１０ｂを構成する各素子の定数を同一に設定すれば、Ｋａ＝Ｋｂであるので、上の式は次のようになる。
ｆｏ＝Ｍ（ｆｉ１＋ｆｉ２）／２
【００５１】
以上のように、この実施例４のＰＬＬ発振回路は、２つの入力信号ＩＮ１，ＩＮ２の周波数ｆｉ１，ｆｉ２に基づいた周波数の出力信号ＯＵＴを生成する場合に、実施例１と同様の利点が得られる。
【実施例５】
【００５２】
図７は、本発明の実施例５を示すＰＬＬ発振回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００５３】
このＰＬＬ発振回路は、それぞれ異なる周波数ｆｉ１，ｆｉ２，…，ｆｉｎの入力信号ＩＮ１，ＩＮ２，…，ＩＮｎと、それに対応する分周数Ｍ１，Ｍ２，…，Ｍｎに基づいた周波数の出力信号ＯＵＴを生成するものである。
【００５４】
このＰＬＬ発振回路は、それぞれ入力信号ＩＮ１，ＩＮ２，…，ＩＮｎが与えられる周波数比較器１０１，１０２，…，１０ｎ、ループフィルタ２０、ＶＣＯ３０、及びこのＶＣＯ３０の出力信号ＯＵＴをそれぞれ１／Ｍ１，１／Ｍ２，…，１／Ｍｎに分周した帰還信号ＦＢ１，ＦＢ２，…，ＦＢｎを出力する分周器４０１，４０２，…，４０ｎを有している。
【００５５】
周波数比較器１０１〜１０ｎの出力側はノードＮｃに共通接続され、このノードＮｃにループフィルタ２０が接続されている。ループフィルタ２０から出力される制御電圧ＶＣはＶＣＯ３０に与えられ、このＶＣＯ３０から出力信号ＯＵＴが出力されるようになっている。出力信号ＯＵＴは、更に分周器４０１〜４０ｎに与えられ、これらの分周器４０１〜４０ｎから出力される帰還信号ＦＢ１〜ＦＢｎが、それぞれ周波数比較器１０１〜１０ｎにフィードバックされるようになっている。
【００５６】
このＰＬＬ発振回路では、周波数比較器１０１〜１０ｎの入力信号の周波数差に対する係数をそれぞれＫ１〜Ｋｎとすると、次式が成り立つ。
Σ（ｆｉｊ−ｆｏ／Ｍｊ）×Ｋｊ＝０
但し、Σは、括弧内の式を１からｎまでのｊについて加算したものである。
【００５７】
これにより、出力信号ＯＵＴの周波数ｆｏは、次式のようになる。
ｆｏ＝Σ（ｆｉｊ×Ｋｊ）／Σ（Ｋｊ／Ｍｊ）
【００５８】
以上のように、この実施例５のＰＬＬ発振回路は、異なる周波数ｆｉ１，ｆｉ２，…，ｆｉｎを有する入力信号ＩＮ１，ＩＮ２，…，ＩＮｎと、それに対応する分周数Ｍ１，Ｍ２，…，Ｍｎに基づいた周波数の出力信号ＯＵＴを生成する場合に、実施例１と同様の利点が得られる。
【００５９】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１） 実施例３〜５における周波数比較器１０は、実施例１と同様のＳＣを使用したものであるが、実施例２と同様のエッジを検出する方式の周波数比較器５０を用いることもできる。
（２） ループフィルタ２０，２０Ａの構成は、例示したものに限定されない。
（３） 周波数比較器５０の構成は、実施例２に限定するものではない。例えば、ＦＦ５１〜５４によって入力信号ＩＮや帰還信号ＦＢの立ち下がりの変化タイミングに基づいて信号ＵＰ，ＤＮを生成するようにしても良い。また、論理ゲート５５〜６０による論理回路の構成も、例示したものに限定されない。
（４） 実施例２の周波数比較器５０に対するリセット信号ＲＳＴは、入力信号ＩＮを分周して生成しているが、リセット信号の生成方法はこれに限定するものではない。また、リセット周期は、帰還信号ＦＢの周波数に応じて設定する必要がある。即ち、確実に動作させるためには、２つの帰還信号ＦＢａ，ＦＢｂの内の低い方の周波数の周期の１．５倍以上の周期となるようなリセット信号とする必要がある。一方、リセット周期が長すぎると、出力信号ＯＵＴの安定度が悪くなるおそれが有る。従って、リセット信号ＲＳＴの周期は、入力信号、出力信号、帰還信号の周波数に応じて適切に設定する必要がある。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施例１を示すＰＬＬ発振回路の構成図である。
【図２】従来のＰＬＬ発振回路の構成図である。
【図３】本発明の実施例２を示すＰＬＬ発振回路の構成図である。
【図４】図３中の周波数比較器の動作の一例を示す信号波形図である。
【図５】本発明の実施例３を示すＰＬＬ発振回路の構成図である。
【図６】本発明の実施例４を示すＰＬＬ発振回路の構成図である。
【図７】本発明の実施例５を示すＰＬＬ発振回路の構成図である。
【符号の説明】
【００６１】
１０，５０ 周波数比較器
１１，１２ ＳＣ（スイッチド・キャパシタ）
２０ ループフィルタ
３０ ＶＣＯ（電圧制御発振器）
４０ 分周器
５１〜５４ ＦＦ（フリップフロップ）
５５〜５８ ＡＮＤ（論理積ゲート）
５９，６０ ＯＲ（論理和ゲート）
６１，６２ スイッチ
６３，６４，７０ 電流源
【特許請求の範囲】
【請求項１】
入力信号と帰還信号の周波数の差に応じた電流を共通ノードに出力する複数の周波数比較器と、
前記共通ノードに出力される信号の高周波成分を除去して制御電圧を生成するループフィルタと、
前記制御電圧に応じた周波数の出力信号を生成する電圧制御発振器と、
前記出力信号の周波数を分周して前記帰還信号を出力する分周器とを、
備えたことを特徴とするＰＬＬ発振回路。
【請求項２】
前記分周器は、前記出力信号の周波数を分周して異なるＮ（但し、Ｎは２以上の整数）種類の帰還信号を出力するように構成し、
前記複数の周波数比較器は、前記Ｎ種類の帰還信号に対応して設けられ、それぞれ対応する帰還信号と共通の前記入力信号の周波数の差に応じた電流を前記共通ノードに出力するように構成したことを特徴とする請求項１記載のＰＬＬ発振回路。
【請求項３】
前記複数の周波数比較器は、Ｎ（但し、Ｎは２以上の整数）種類の入力信号に対応して設けられ、それぞれ対応する入力信号と共通の前記帰還信号の周波数の差に応じた電流を前記共通ノードに出力するように構成したことを特徴とする請求項１記載のＰＬＬ発振回路。
【請求項４】
前記分周器は、前記出力信号の周波数を分周して異なるＮ（但し、Ｎは２以上の整数）種類の帰還信号を出力するように構成し、
前記複数の周波数比較器は、Ｎ種類の入力信号に対応して設けられ、それぞれ対応する帰還信号と入力信号の周波数の差に応じた電流を前記共通ノードに出力するように構成したことを特徴とする請求項１記載のＰＬＬ発振回路。
【請求項５】
入力信号と帰還信号の周波数の差に応じた電流を共通ノードに出力する周波数比較器と、
前記共通ノードに一定の電流を出力する電流源と、
前記共通ノードに出力される信号の高周波成分を除去して制御電圧を生成するループフィルタと、
前記制御電圧に応じた周波数の出力信号を生成する電圧制御発振器と、
前記出力信号の周波数を分周して前記帰還信号を出力する分周器とを、
備えたことを特徴とするＰＬＬ発振回路。
【請求項６】
前記周波数比較器は、
第１電位と第１ノードの間に接続されて前記入力信号によってオン・オフされる第１のスイッチ、第２ノードと前記第１ノードの間に接続されて前記入力信号によって前記第１のスイッチとは相補的にオン・オフされる第２のスイッチ、及び前記第１ノードと第２電位の間に接続された第１のキャパシタからなる第１のスイッチド・キャパシタと、
第２電位と第３ノードの間に接続されて前記帰還信号によってオン・オフされる第３のスイッチ、前記第３ノードと前記第２ノードの間に接続されて前記帰還信号によって前記第３のスイッチとは相補的にオン・オフされる第４のスイッチ、及び前記第３ノードと第２電位の間に接続された第２のキャパシタからなる第２のスイッチド・キャパシタとを有し、
前記第２ノードから前記共通ノードに前記入力信号と帰還信号の周波数の差に応じた電流を出力するように構成したことを特徴とする請求項１乃至５のいずれか１項に記載のＰＬＬ発振回路。
【請求項７】
前記周波数比較器は、
前記入力信号の立ち上がりまたは立ち下がりの変化タイミングで動作する第１及び第２のフリップフロップからなる第１のシフトレジスタと、
前記帰還信号の立ち上がりまたは立ち下がりの変化タイミングで動作する第３及び第４のフリップフロップからなる第２のシフトレジスタと、
前記第１〜第４のフリップフロップの出力信号に従い、一定周期毎に前記入力信号の１回目の変化タイミングから前記帰還信号の１回目の変化タイミングまでの間、第１の制御信号を出力し、該入力信号の２回目の変化タイミングから該帰還信号の２回目の変化タイミングまでの間、第２の制御信号を出力する論理回路と、
第１の電流源と内部ノードの間の接続を前記第１の制御信号に従ってオン・オフする第１のスイッチと、
第２の電流源と前記内部ノードの間の接続を前記第２の制御信号に従ってオン・オフする第２のスイッチとを有し、
前記内部ノードから前記共通ノードに前記入力信号と帰還信号の周波数の差に応じた電流を出力するように構成したことを特徴とする請求項１乃至５のいずれか１項に記載のＰＬＬ発振回路。
【請求項１】
入力信号と帰還信号の周波数の差に応じた電流を共通ノードに出力する複数の周波数比較器と、
前記共通ノードに出力される信号の高周波成分を除去して制御電圧を生成するループフィルタと、
前記制御電圧に応じた周波数の出力信号を生成する電圧制御発振器と、
前記出力信号の周波数を分周して前記帰還信号を出力する分周器とを、
備えたことを特徴とするＰＬＬ発振回路。
【請求項２】
前記分周器は、前記出力信号の周波数を分周して異なるＮ（但し、Ｎは２以上の整数）種類の帰還信号を出力するように構成し、
前記複数の周波数比較器は、前記Ｎ種類の帰還信号に対応して設けられ、それぞれ対応する帰還信号と共通の前記入力信号の周波数の差に応じた電流を前記共通ノードに出力するように構成したことを特徴とする請求項１記載のＰＬＬ発振回路。
【請求項３】
前記複数の周波数比較器は、Ｎ（但し、Ｎは２以上の整数）種類の入力信号に対応して設けられ、それぞれ対応する入力信号と共通の前記帰還信号の周波数の差に応じた電流を前記共通ノードに出力するように構成したことを特徴とする請求項１記載のＰＬＬ発振回路。
【請求項４】
前記分周器は、前記出力信号の周波数を分周して異なるＮ（但し、Ｎは２以上の整数）種類の帰還信号を出力するように構成し、
前記複数の周波数比較器は、Ｎ種類の入力信号に対応して設けられ、それぞれ対応する帰還信号と入力信号の周波数の差に応じた電流を前記共通ノードに出力するように構成したことを特徴とする請求項１記載のＰＬＬ発振回路。
【請求項５】
入力信号と帰還信号の周波数の差に応じた電流を共通ノードに出力する周波数比較器と、
前記共通ノードに一定の電流を出力する電流源と、
前記共通ノードに出力される信号の高周波成分を除去して制御電圧を生成するループフィルタと、
前記制御電圧に応じた周波数の出力信号を生成する電圧制御発振器と、
前記出力信号の周波数を分周して前記帰還信号を出力する分周器とを、
備えたことを特徴とするＰＬＬ発振回路。
【請求項６】
前記周波数比較器は、
第１電位と第１ノードの間に接続されて前記入力信号によってオン・オフされる第１のスイッチ、第２ノードと前記第１ノードの間に接続されて前記入力信号によって前記第１のスイッチとは相補的にオン・オフされる第２のスイッチ、及び前記第１ノードと第２電位の間に接続された第１のキャパシタからなる第１のスイッチド・キャパシタと、
第２電位と第３ノードの間に接続されて前記帰還信号によってオン・オフされる第３のスイッチ、前記第３ノードと前記第２ノードの間に接続されて前記帰還信号によって前記第３のスイッチとは相補的にオン・オフされる第４のスイッチ、及び前記第３ノードと第２電位の間に接続された第２のキャパシタからなる第２のスイッチド・キャパシタとを有し、
前記第２ノードから前記共通ノードに前記入力信号と帰還信号の周波数の差に応じた電流を出力するように構成したことを特徴とする請求項１乃至５のいずれか１項に記載のＰＬＬ発振回路。
【請求項７】
前記周波数比較器は、
前記入力信号の立ち上がりまたは立ち下がりの変化タイミングで動作する第１及び第２のフリップフロップからなる第１のシフトレジスタと、
前記帰還信号の立ち上がりまたは立ち下がりの変化タイミングで動作する第３及び第４のフリップフロップからなる第２のシフトレジスタと、
前記第１〜第４のフリップフロップの出力信号に従い、一定周期毎に前記入力信号の１回目の変化タイミングから前記帰還信号の１回目の変化タイミングまでの間、第１の制御信号を出力し、該入力信号の２回目の変化タイミングから該帰還信号の２回目の変化タイミングまでの間、第２の制御信号を出力する論理回路と、
第１の電流源と内部ノードの間の接続を前記第１の制御信号に従ってオン・オフする第１のスイッチと、
第２の電流源と前記内部ノードの間の接続を前記第２の制御信号に従ってオン・オフする第２のスイッチとを有し、
前記内部ノードから前記共通ノードに前記入力信号と帰還信号の周波数の差に応じた電流を出力するように構成したことを特徴とする請求項１乃至５のいずれか１項に記載のＰＬＬ発振回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００９−４９７３５（Ｐ２００９−４９７３５Ａ）
【公開日】平成２１年３月５日（２００９．３．５）
【国際特許分類】
【出願番号】特願２００７−２１４３０７（Ｐ２００７−２１４３０７）
【出願日】平成１９年８月２１日（２００７．８．２１）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【出願人】（５９１０４９８９３）株式会社 沖マイクロデザイン (127)
【Ｆターム（参考）】
【公開日】平成２１年３月５日（２００９．３．５）
【国際特許分類】
【出願日】平成１９年８月２１日（２００７．８．２１）
【出願人】（００００００２９５）沖電気工業株式会社 (6,645)
【出願人】（５９１０４９８９３）株式会社 沖マイクロデザイン (127)
【Ｆターム（参考）】
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