【課題】ＰＷＭコントローラチップのサイズ、コスト及び製造上の複雑を減らす。
【解決手段】位相ロックループ（ＰＬＬ）を用いた電子部品に電力を供給するためのパルス幅変調（ＰＷＭ）コントローラが、提供される。ＰＷＭコントローラは、基準信号を受信する入力ノードと、位相ロックループ（ＰＬＬ）とを備えている。このＰＬＬは、位相信号を受信し且つ前記誤り訂正信号に関係する周波数を有する発振器信号を生成する発振器と、前記発振器に結合され、前記基準信号を受信し、且つ前記基準信号と、フィードバック信号との間の位相差に基づいて前記位相信号を生成させる位相周波数検出器（ＰＦＤ）と、前記ＰＦＤに結合され、周期的にＰＦＤが前記位相信号を生成することができるようにする抑制回路と、前記ＰＦＤに結合され、前記位相信号が同時に活性である時間の長さを制限するように動作可能なフィードフォワード回路とを備えている。 （もっと読む）

【課題】広い温度範囲で高精度なクロック信号を出力可能な、安価でかつコンパクトなサイズのクロック発生装置を提供する。
【解決手段】クロック発生装置は、基準クロック信号を生成する基準クロック生成部１１と、第１のクロック信号を生成する第１の発振器１２と、前記第１のクロック信号を前記基準クロック信号と同周波数、同位相となるように補正した第２のクロック信号を生成する第１の精度保証部１３と、温度検知部１５と、第３のクロック信号を生成する第２の発振器１７と、前記第３のクロック信号を前記基準クロック信号と同周波数、同位相となるように補正した第４のクロック信号を生成する第２の精度保証部１８と、温度が第１の発振器１２の保証温度範囲内の場合には前記第２のクロック信号、保証温度範囲外の場合には前記第４のクロック信号を出力するクロック切替部２０と備える。 （もっと読む）

【課題】チップ面積の更なる縮小化を図ることができる半導体集積回路を提供する。
【解決手段】ディジタル制御発振器５０−１〜５０−ｎと、位相データ出力部１００−１〜１００−ｎと、積分処理部１５０と、フィルタ部１５１と、フィルタ部１５１からの時分割された出力信号に所定の係数を乗算した値を発振器制御値ＯＴＷとして出力する乗算器（第１の乗算器）４０と、リファレンス周波数Ｆｒｅｆに同期して、発振器制御値ＯＴＷを各ディジタル制御発振器５０−１〜５０−ｎに振り分ける出力セレクタ（制御値分離部）４２と、を備える。 （もっと読む）

【課題】簡素な回路構成で低消費電力の量子周波数標準器。
【解決手段】化学結合している原子核間のスピン−スピン相互作用によって複数に分裂したエネルギー準位を有する物質１１０を含む容器１２０と、容器１２０に磁場を与える磁場発生源ＭＧと、容器１２０に電磁波を照射する発振器１５０と、を含む核磁気共鳴部１００と、核磁気共鳴部１００から出力される共鳴信号ＲＳからエネルギー準位の核磁気共鳴周波数ｆ１を検出し第１検出信号ＳＤ１として出力する第１検出部２００と、共鳴信号ＲＳから隣り合うエネルギー準位間のエネルギー差であるスピン結合定数Ｊを検出し第２検出信号ＳＤ２として出力する第２検出部３００と、第１検出信号ＳＤ１と第２検出信号ＳＤ２に基づき核磁気共鳴部１００を駆動する駆動信号ＤＳを生成する駆動信号生成部４００と、を含み、第２検出部３００は、第２検出信号ＳＤ２に基づき標準周波数信号ＳＯを出力する。 （もっと読む）

【課題】広帯域を細かく設定でき、周波数の引き込み範囲が広い周波数シンセサイザを提供する。
【解決手段】電圧制御発振部の出力周波数の正弦波信号を直交検波し、検波に用いた周波数信号の周波数との差分の周波数（速度）で回転するベクトルを利用したＰＬＬにて、周波数引き込み手段は、ＰＬＬから電圧制御発振部への制御電圧が予め設定した設定範囲よりも大きい場合には、出力周波数を上昇させるための第１の定数を引き込み用電圧として積分し、また当該制御電圧が前記設定範囲よりも小さい場合には、出力周波数を低下させるための第２の定数を引き込み用電圧として積分する。そして加算手段は、ＰＬＬからの制御電圧と周波数引き込み手段からの引き込み用電圧とを加算し、電圧制御発振部へ出力する。 （もっと読む）

【課題】分数分周型のＰＬＬ発振回路における抵抗やキャパシタの定数を小さくすると共に、雑音を低減する。
【解決手段】入力信号ＩＮと帰還信号ＦＢａの周波数の差に応じた電流を共通のノードＮｃに出力する周波数比較器１０ａと、入力信号ＩＮと帰還信号ＦＢｂの周波数の差に応じた電流を共通のノードＮｃに出力する周波数比較器１０ｂと、このノードＮｃに出力される信号の高周波成分を除去して制御電圧ＶＣを生成するループフィルタ２０と、制御電圧ＶＣに応じた周波数ｆｏの出力信号ＯＵＴを生成するＶＣＯ３０と、出力信号ＯＵＴの周波数をそれぞれ１／Ｍと１／Ｎに分周して帰還信号ＦＢａ，ＦＢｂを出力する分周器４０ａ，４０ｂを設ける。 （もっと読む）

【課題】発生器クロックを供給するクロック発生器を提供する。
【解決手段】クロック発生器は、クロック分配網へ、第１のクロックを供給する第１のクロック源、及び少なくとも間接的に電源に従う周波数を有する第２のクロックを供給する第２のクロック源を有する。クロック発生器は、第２のクロックが第１のクロックより進んでいる場合、発生器クロックとして第１のクロックを、第２のクロックが第１のクロックより遅れている場合、第２のクロックを選択的に供給する。 （もっと読む）

【課題】高い精密度を有しながら周波数を広帯域で発振させることができる自動周波数制御ループ回路を提供すること。
【解決手段】基準周波数を発生させるクロック発振部と、基準周波数を第１分周比で分周する第１分周器、発振周波数を第２分周比で分周する第２分周器、第１分周器によって分周された第１分周周波数と第２分周器によって分周された第２分周周波数との間の位相差を検出する位相検出器、位相差に対応して発振周波数を発生させる電圧制御発振器と、入力周波数と発振周波数に対応して出力周波数を出力する周波数変換器を含む周波数合成部と、出力周波数を設定周波数と比較して誤差を検出する誤差検出器、誤差を積分する積分器と、積分器の積分値に対応する制御信号を計算する演算器を含む復調部とを含み、制御信号に応じて第１分周比及び第２分周比を変更して誤差を補正することを特徴とする。 （もっと読む）

【課題】スプレッドスペクトルクロック生成器（ＳＳＣＧ）及びスプレッドスペクトルクロック（ＳＳＣ）信号を生成する方法を提供する。
【解決手段】第１フィードバック信号の平均周波数と受信された比較周波数信号との差に基づくか、第２フィードバック信号と比較周波数信号との総位相変化量に基づいて所定の変調電圧信号を出力する制御部、受信された既存周波数信号及び受信された第２フィードバック信号の機能で第１制御電圧を生成するサブシステムを備えるＳＳＣＧである。合算部は、第１制御電圧信号と変調電圧信号とを合算して第２制御電圧信号を生成し、電圧制御オシレータは、第２制御電圧信号に基づいてＳＳＣ信号を生成する。 （もっと読む）

【課題】 メインＶＣＯにおいてデータとの位相同期を瞬時に行なうことができるタイミング抽出回路を提供する。
【解決手段】 バーストデータからタイミングを抽出する回路において、データとの同期をとるメインＶＣＯ１の発振周波数とメインＶＣＯ１への制御信号を生成するサブＶＣＯ２の発振周波数とを周波数比較器４を用いて比較し、周波数差に応じた制御信号１２を用いて両発振周波数を自動的に一致させるフィードバックループを設けることで、バーストデータに対して瞬時に応答することを可能とする。 （もっと読む）

図５に示すような、位相ロックループと可変周波数分割器（５６０）とを備えた、周波数を発振する装置が示されている。可変周波数分割器（５６０）は、第１の周波数の信号をある分割比で分割して第２の周波数(Ｆｏｕｔ）の信号を発生し、この周波数分割は、位相／周波数検出器（５１０）へ入力される参照周波数クロック入力（Ｆｒｅｆ）とフィードバック周波数の信号入力との比較に基づいて行われる。チャージポンプ（５２０）およびループフィルタ（５３０）が、第２の周波数の信号（３５５）を分割して正しいフィードバック周波数の実現を可能にする分割器（５５０）とともに示されている。ＶＣＯ（５４０）には、選択されるキャパシタを備える共振回路と、動作周波数を設定する制御電圧と、適当な利得のための能動回路(３２０)とが内在する。
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平衡型４相相関器（２）を含む周波数検出器（１０）を具備する位相ロックループ（１）であり、ループ（１）は４相相関器（２）が入力信号（Ｄ）と同じビットレートを有する信号によって制御されるマルチプレクサ（３１，３２，３３，３４）に接続されたダブルエッジクロック式双安定回路（２１，２２，２３，２４，２５，２６，２７，２８）を具備することを特徴とする。
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本発明は、データ信号DATAを用いてデータクロックDATA-CLKと参照クロックREF-CLKとの間の位相差を検出する位相検出器に関する。データ信号DATAの遷移は、データクロックDATA-CLKの遷移と同期している。データクロックDATA-CLK及び参照クロックREF-CLKは同じ周波数を持つ。位相検出器は、第１のバイナリ信号ERRQを生成する第１の信号生成器を有する。そのパルス幅は、データ信号DATAの遷移とデータ信号DATAの遷移に隣接する第１の参照クロック信号CKQの遷移との間の第１の時間差ΔT1に等しい。第１の信号生成器は、第１の参照クロック信号CKQを受信する入力と、データ信号DATAを受信する入力とを有する。位相検出器は、第２のバイナリ信号ERRIを生成する第２の信号生成器を有する。第２のバイナリ信号ERRIのパルス幅は、データ信号DATAの遷移とそのデータ信号DATAの遷移に隣接する第２の参照クロック信号CKIの遷移との間の第２の時間差ΔT2に等しい。第２の信号生成器は、第２のバイナリ信号ERRIを受信する入力と、第２の参照信号CKIを受信する入力とを有する。位相検出器は、データクロックDATA-CLKと参照クロックREF-CLKとの間の位相差を表す出力信号を生成する出力信号生成器を有する。出力信号は、ANDが論理AND演算を表すとき、ERRQ-2*(ERRQ AND ERRI)に等しいか、又はXORが論理XOR演算を表すとき、(ERRQ XOR ERRI)-ERRIに等しい。
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