周波数シンセサイザ
【課題】広帯域を細かく設定でき、周波数の引き込み範囲が広い周波数シンセサイザを提供する。
【解決手段】電圧制御発振部の出力周波数の正弦波信号を直交検波し、検波に用いた周波数信号の周波数との差分の周波数(速度)で回転するベクトルを利用したPLLにて、周波数引き込み手段は、PLLから電圧制御発振部への制御電圧が予め設定した設定範囲よりも大きい場合には、出力周波数を上昇させるための第1の定数を引き込み用電圧として積分し、また当該制御電圧が前記設定範囲よりも小さい場合には、出力周波数を低下させるための第2の定数を引き込み用電圧として積分する。そして加算手段は、PLLからの制御電圧と周波数引き込み手段からの引き込み用電圧とを加算し、電圧制御発振部へ出力する。
【解決手段】電圧制御発振部の出力周波数の正弦波信号を直交検波し、検波に用いた周波数信号の周波数との差分の周波数(速度)で回転するベクトルを利用したPLLにて、周波数引き込み手段は、PLLから電圧制御発振部への制御電圧が予め設定した設定範囲よりも大きい場合には、出力周波数を上昇させるための第1の定数を引き込み用電圧として積分し、また当該制御電圧が前記設定範囲よりも小さい場合には、出力周波数を低下させるための第2の定数を引き込み用電圧として積分する。そして加算手段は、PLLからの制御電圧と周波数引き込み手段からの引き込み用電圧とを加算し、電圧制御発振部へ出力する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、所望の周波数の発振出力が得られる周波数シンセサイザに関する。
【背景技術】
【0002】
標準信号発生器の一つとしてPLL(Phase Locked Loop)を応用した周波数シンセサイザがある。周波数シンセサイザは図14に示すように、電圧制御発振器201を分周器202により1/Nに分周してその分周出力を位相比較器203の一方の入力端に入力すると共に、基準信号発生器である例えば水晶発振器204の発振出力を分周器200にて1/Mに分周してその分周出力を位相比較器203の他方の入力端に入力し、その比較信号をループフィルタ205を介して電圧制御発振器201にフィードバックし、こうしてPLLを構成している(例えば特許文献1)。PLLがロックすると電圧制御発振器201の発振出力の周波数fvcoと水晶発振器204の発振出力の周波数f0とは、fvco/N=f0/Mの関係にあるので、fvco=(N/M)f0となる。分周器202はプログラマブルカウンタにより構成されていて外部よりディジタルデータで分周比Nを設定できることから、fvcoの周波数を自由に設定できることになる。
【0003】
周波数シンセサイザの応用としては、例えば移動局における局発振部として用いられる。即ち、基地局では所定の周波数帯域を移動局に割り当てるため、移動局側では、割り当てられた周波数帯域の発振出力を生成する必要があり、そのため局発振部に対し周波数を調整できる機能を持たせることが要請される。また無線通信機器の試験用信号源や放送機器などにも使用されている。
【0004】
このように例えば通信分野において周波数シンセサイザを適用する場合には、他のチャネルとの混信を避けるためにノイズが少ないことが要求され、また電波が過密化していることから、周波数をできるだけ細かく設定できることが望ましい。周波数を細かく設定するためには、上記の分周比Nを大きくすればよいが、あまり大きくすると、ループに生じる遅延が長くなってノイズが大きくなり、実際にはNは1000程度が上限である。
【0005】
このため説明の便宜上例えば1000MHz程度の周波数を1Hz単位で調整できる周波数シンセサイザを設計しようとすると、図14の装置を多段化する必要がある。即ち、Nの上限が1000であるとすると、位相比較器203に入る基準信号の周波数(f0/M)を1MHzとすることで、1MHzきざみで設定できる1MHz〜1000MHzの周波数シンセサイザを制作できる。同様にして基準信号の周波数を1kHzとすることにより、1kHzきざみで設定できる1kHz〜1MHzの周波数シンセサイザを制作し、同様にして基準信号の周波数を1Hzとすることにより、1Hzきざみで設定できる1Hz〜1kHzの周波数シンセサイザを制作する。そして各周波数シンセサイザを段階的に合成することにより、1Hzきざみで1000Mヘルツまで設定できる周波数シンセサイザが得られることになる。
【0006】
しかしながらこのようにすると、周波数を合成する各合成回路についてPLLを組まなければならないこともあって、回路構成が複雑で部品点数が多くなり、ノイズが多くなるという課題がある。
【0007】
そこで本発明者は、従来の周波数シンセサイザとは原理が全く異なる新規な構成を採用することにより、広い帯域に亘って細かく周波数を設定することができる新規な方式の周波数シンセサイザを開発しており(例えば特許文献2)、その要素技術として電圧制御発振部の製品のばらつきや温度特性の変化などに対しても安定して周波数の引き込みを行うことが可能な回路構成を種々検討している。
【0008】
【特許文献1】特開2004−274673号公報:第0002段落、図12
【特許文献2】特開2007−295537号公報:第図1〜図12
【発明の開示】
【発明が解決しようとする課題】
【0009】
本発明は、このような事情に基づいて行われたものであり、その目的は、広帯域を細かく設定でき、周波数の引き込み範囲が広い周波数シンセサイザを提供することにある。
【課題を解決するための手段】
【0010】
本発明に係わる周波数シンセサイザは、供給された電圧に応じた周波数の周波数信号を発振する電圧制御発振部と、
この電圧制御発振部の出力周波数に対応する周波数の正弦波信号を基準クロック信号に基づいてサンプリングしてそのサンプリング値をディジタル信号として出力するアナログ/ディジタル変換部と、
このアナログ/ディジタル変換部からの出力信号に対応する周波数信号に対して、周波数がω0/2πの正弦波信号のディジタル信号による直交検波を行い、当該周波数信号の周波数とω0/2πとの周波数差に相当する周波数で回転するベクトルを複素表示したときの実数部分及び虚数部分を取り出すベクトル取り出し手段と、
前記電圧制御発振部の出力周波数が設定値になったときの前記ベクトルの周波数を計算するパラメータ出力部と、
前記ベクトルの周波数から前記パラメータ出力部にて計算された周波数を差し引いた差分を取り出す周波数差取り出し手段と、
この周波数差取り出し手段により取り出された周波数差に対応する電圧信号を積分してディジタル/アナログ変換部を介して制御電圧として前記電圧制御発振部に帰還する帰還手段と、
この帰還手段からの制御電圧が予め設定した設定範囲よりも大きい値となっている期間中は、前記電圧制御発振部の出力周波数を上昇させるための第1の定数を積分して第2のディジタル/アナログ変換部を介して周波数の引き込み用電圧として出力し、前記帰還手段からの制御電圧が、前記設定範囲よりも小さい値となっている期間中は、前記電圧制御発振部の出力周波数を低下させるための第2の定数を積分して第2のディジタル/アナログ変換部を介して周波数の引き込み用電圧として出力する周波数引き込み手段と、
前記帰還手段からの制御電圧と前記周波数引き込み手段からの引き込み用電圧とを加算して前記電圧制御発振部の制御電圧を出力する加算手段と、を備え、
電圧制御発振部、ベクトル取り出し手段、及び前記電圧信号を電圧制御発振部に帰還する帰還手段によりPLLが形成され、PLLがロックされたときに電圧制御発振部の出力周波数が設定周波数に調整されることを特徴とする。
【0011】
ここで前記設定範囲は、前記帰還手段からの制御電圧の出力の上限値と下限値との間の範囲内にあることが好ましく、さらに、当該周波数シンセサイザは、前記加算手段に対して周波数引き込み手段を切り離し、または接続するスイッチ部と、前記周波数引き込み手段からの引き込み用電圧の出力に替えて、前記電圧制御発振部の出力周波数が前記設定値よりも低くなる初期電圧を前記加算手段へと入力する初期電圧入力手段と、周波数シンセサイザの運転開始時の、前記初期電圧入力手段から初期電圧が入力される前のタイミングで前記周波数引き込み手段を加算手段から切り離し、当該初期電圧入力手段から初期電圧が入力され、前記帰還手段から電圧制御発振部への制御電圧の出力が前記帰還手段からの制御電圧の出力の上限値を超えたタイミングで前記周波数引き込み手段を加算手段に接続するように前記スイッチ部を制御するスイッチ制御手段と、を備えているとよい。
【発明の効果】
【0012】
本発明に係わる周波数シンセサイザは、帰還手段からの出力が、予め設定された設定範囲から外れたときに、当該出力が設定範囲の上側に外れたのか下側に外れたのかについての判断を周波数引き込み手段にて行い、その判断結果に応じて電圧制御発振部の出力周波数を上昇させるための第1の定数、または低下させるための第2の定数を積分して帰還手段の出力に加算するようにしている。
従って例えば電圧制御発振部の周囲温度の変化などにより制御電圧と出力周波数との対応関係が変化して、帰還手段からの制御電圧が大きく変動しても、周波数の引き込みが行われる。このため、例えば帰還手段の出力の上限値と下限値との間の領域(PLLの制御範囲)よりも狭い範囲内に設定範囲が設定されている場合には、帰還手段の出力がPLLの制御範囲を外れるおそれがなく、安定した出力周波数を得ることができる。
【発明を実施するための最良の形態】
【0013】
本発明の周波数シンセサイザは、新規な原理に基づいて動作するものであることから、先ず本発明の基礎となった周波数シンセサイザの動作原理について図15を参照しながら概略的な説明をしておく。図15中1は、電圧制御発振部である電圧制御発振器(VCO;Voltage Control Oscillator)であり、供給電圧に応じた周波数の矩形波である周波数信号を出力する。電圧制御発振器1からの周波数信号は分周手段2にて1/N(Nは整数)に分周され、更に正弦波に変換され、ディジタル信号に変換されるのであるが、ここではベクトル取り出し手段20により、前記周波数信号の周波数に応じた周波数(速度)で回転するベクトルが取り出されるという説明にとどめる。
【0014】
ベクトル取り出し手段20の後段の第1の周波数差取り出し手段30aは、前記ベクトルの周波数と、電圧制御発振器1の出力周波数が設定周波数になったときのベクトルの周波数frと、の差を取り出す。周波数差を取り出す手法としては、例えば電圧制御発振器1の出力周波数が設定周波数になったときにベクトル取り出し手段20にて取り出されるベクトルの回転方向とは逆方向に周波数frで回転する逆ベクトルを作成し、前記ベクトルと逆ベクトルとを乗算してその周波数差を取り出す手法が挙げられる。
【0015】
また逆ベクトルでベクトルの周波数をある程度落としておいて、残りの周波数差分を例えばベクトルの速度を近似式で検出するようにしてもよい。このような例をより具体化した例を挙げると、ベクトルの周波数をfrに一致させる調整(第1の周波数差取り出し手段30aにより周波数差を取り出す調整工程)を、粗調整と微調整とに分ける。そして粗調整のための周波数刻みfaの整数倍の周波数のうち、電圧制御発振器1の出力周波数が設定値になったときの前記ベクトルの周波数に最も近い周波数n・fa(nは整数)を予め計算して、周波数n・faで逆回転する逆ベクトルを前記ベクトルに乗算して、前記ベクトルの周波数から逆ベクトルの周波数を差し引いた周波数の微速ベクトルを取り出す。そして前記周波数刻みfaよりも小さい微調整のための周波数刻みfbの整数倍のうち、frと前記周波数n・faとの差に最も近い周波数m・fb(mは整数)を計算し、前記微速ベクトルの周波数と周波数m・fbとの差を取り出し、こうしてベクトル取り出し手段により得られたベクトルの周波数とfrとの差が求められる。
【0016】
以上の一連の計算は、図示しないパラメータ出力部にて計算される。なおこのように周波数差を取り出す調整工程を粗調整と微調整とに分ける場合には、ベクトルの周波数がfrに近付いてきたときに正確な周波数差を得ることができる利点や、周波数の検出の演算が簡単になるという利点などがある。この点は後述の図1、図2の実施の形態により明らかにされる。
【0017】
そして第1の周波数差取り出し手段30aにより取り出された周波数差に対応する電圧は帰還手段の一部をなす積分手段40aにより積分され、電圧制御発振器1の入力側に供給される。従って図15のループはPLLを形成しており、前記周波数差がゼロになったときにPLLがロックされ、電圧制御発振器1の出力周波数が設定周波数にロックされることになる。
【0018】
ところでこの第1の周波数差取り出し手段30aは、既述のようにベクトルの周波数をfrに一致させるために高い分解能を備えているが、周波数差を取り出し可能なレンジは比較的狭い。このため、図15に示した周波数シンセサイザは、周波数差が大きいとき、例えば運転開始時などには、第1の周波数差取り出し手段30aを動作させるのに十分な電圧が得られないので、言い換えれば電圧制御発振器1の出力周波数が小さいので、電圧制御発振器1への制御電圧が十分でない場合もある。このため、(1)運転開始初期には積分回路部を備えた制御電圧発生用の回路から制御電圧を発生させて電圧制御発振器1の出力周波数を引き上げる手法や、(2)前記第1の周波数差取り出し手段30aよりも分解能が低く、周波数差が大きくても制御電圧を出力可能なレンジを備えた引き込み用の第2の周波数差取り出し手段30bを設ける手法などが有利であると考えている。
【0019】
例えば図15に記載の周波数シンセサイザは(2)の手法を採用しており、第1の周波数差取り出し手段30aよりも分解能が低く、制御電圧を出力可能なレンジの広い第2の周波数差取り出し手段30bを備えている。そして運転開始時には、第2の周波数差取り出し手段30bより取り出された周波数差に対応する制御電圧が出力され、この制御電圧が積分手段40bにて積分されて電圧制御発振器1の制御電圧として与えられて、出力周波数が上昇する。
【0020】
そしてこの周波数が第1の周波数差取り出し手段30aのレンジ内に入った後は、予め計算された、電圧制御発振器1の出力周波数が設定周波数になったときのベクトルの周波数frと、ベクトル取り出し手段20にて取り出されたベクトルの周波数と、の差(周波数差)が小さくなってくる。そこで、第2の周波数差取り出し手段30b後段の積分手段40bの動作を止めて制御電圧を固定値とする一方で、第1の周波数差取り出し手段30aからの周波数差に対応する電圧を積分して電圧制御発振器1に制御電圧として加える。その結果電圧制御発振器1の出力周波数の上昇率も小さくなり、前記周波数差の積分値の上昇率も徐々に小さくなる。このため電圧制御発振器1の出力周波数の上昇の仕方が更に緩やかになり、それにつれて前記周波数差に対応する電圧の積分値の上昇の仕方もより緩やかになる。やがて前記出力周波数が設定周波数に落ち着き、PLLループがロックされることになる。
【0021】
実際には、設定周波数の大きさに応じて分周比を選択すればよいことから、ベクトルという発想を取り入れることにより、このように1段のPLLでありながら、広い周波数帯域に亘って細かな周波数設定を行うことができるのである。
【0022】
しかしながら図15に係わる周波数シンセサイザにおいては、分解能の異なる2つの周波数差取り出し手段30a、30bを用いていることから部品点数が多くなるという問題がある。後述のように各周波数差取り出し手段には、複数の乗算器や加算器が必要であり、実際には数万単位のゲートを備えたFPGA(Field Programmable Gate Array)を複数個組み込まなければならなくなってしまう。
【0023】
こうした問題を解決するため、本発明者は引き込み用の第2の周波数差取り出し手段30bを設けることなく運転開始時などの周波数引き込み動作を実行可能な周波数シンセサイザの構成を検討した。その結果、PLLの制御範囲に対応したレンジを持つ積分手段の出力が予め定めた設定範囲を超えて変動した場合には、その出力は設定範囲よりも大きな方向、小さな方向のいずれに変動したのかを検出し、この検出結果を利用することにより、分解能の低い周波数差取り出し手段を用いることなく引き込み動作を行うことが可能となった。以下、本実施の形態に係わる周波数シンセサイザの構成について詳細に説明する。
【0024】
図1は、本実施の形態に係わる周波数シンセサイザの概略構成を示しており、電圧制御発振器1→分周手段2→ベクトル取り出し手段20→周波数差取り出し手段30→積分手段40までのループの構成及び機能は、図15に記載の周波数シンセサイザと同様である。なお、図1の周波数差とりだし手段30及び積分手段40は、各々図15の第1の周波数差取り出し手段30a、積分手段40aに対応している。
【0025】
本実施の形態に係わる周波数シンセサイザは、運転開始時の引き込み動作を行う周波数引き込み手段として、積分手段40の後段に判断手段50と、この判断手段からの出力を積分して電圧制御発振器1に出力する積分手段51とを備えている点が、分解能の低い第2の周波数検出手段30bを用いて引き込みを行う既述の周波数シンセサイザと異なっている。以下、図2以降にてこのような構成を備えた周波数シンセサイザの具体的な構成例を説明する。
【0026】
電圧制御発振器1の後段に設けられた手段について順番に説明すると、2は例えばプログラマブルカウンタからなる分周器であり、この分周器2の分周比N(Nは整数)は後述のパラメータ出力部により決定される。分周器2の後段には、分周器2からの周波数信号である矩形波信号を正弦波信号に変換するための手段としてローパスフィルタ21が設けられている。
【0027】
図2中の3はA/D(アナログ/ディジタル)変換器であり、ローパスフィルタ21からの周波数信号である正弦波信号を基準クロック発生部31からのクロック信号によりサンプリングしてそのサンプリング値をディジタル信号として出力する。基準クロック発生部31は、前記周波数信号をサンプリングするために周波数の安定性が極めて高い周波数信号であるクロック信号を出力する。
【0028】
A/D変換器3で得られるディジタル信号で特定される高周波信号は基本波の他に高調波も含まれている。即ち高調波ひずみを有する正弦波をサンプリングする場合、その高調波成分が折り返しの影響を受けて、場合によっては周波数スペクトルにおける周波数軸上で基本波周波数と高調波の周波数とが重なる場合が想定される。そこでこのような重なりを避けて、電圧制御発振器1の出力周波数に正確に対応するベクトルを後で取り出す必要がある。
【0029】
一般に周波数f1の正弦波信号を周波数fsのクロック信号でサンプリングした場合、その取り込み結果の周波数f2は(1)式で表される。ただしmod(,)はmodulo関数を表している。
【0030】
f2=|mod(f1+fs/2,fs)−fs/2| ……(1)
この取り込み結果において、基本波周波数に対してn次の高調波の周波数はn×(基本波周波数)として表されるので、これをf2と置いて上記の(1)式に代入すれば、高調波がどのような周波数として取り込まれるかを計算することができる。この計算を用いることにより基本波の周波数と高調波の周波数とが重ならないように、分周器2からの高周波信号の周波数fcとサンプリング周波数(クロック信号の周波数)fsとを設定することができる。例えばベクトルが停止するときのfcが36MHzとなるように分周比Nを設定し、fsを40MHzに設定すると、A/D変換器3からのディジタル信号である出力信号で特定される周波数信号の基本波は4MHzの正弦波となる。なおfc/fsを9/10にすれば、基本波の周波数と高調波の周波数とが重ならないが、fc/fsはこの値に限られるものではない。
【0031】
A/D変換器3の後段には、キャリアリムーブ4が設けられている。このキャリアリムーブ4は、A/D変換器3からのディジタル信号により特定される正弦波信号に対して周波数がω0t/2π(角速度がω0t)の正弦波信号により直交検波を行い、A/D変換器3のディジタル信号により特定される周波数信号の周波数と検波に用いる正弦波信号の周波数との差の周波数で回転するベクトルを取り出す手段、より詳しくはこのベクトルを複素表示したときの実数部分及び虚数部分を取り出す、図1に記載のベクトル取り出し手段20に相当する。
【0032】
キャリアリムーブ4に関して詳述すると、キャリアリムーブ4は、図3に示すように前記正弦波信号に対してcos(ω0t)を掛け算する掛け算部41aと前記正弦波信号に対して−sin(ω0t)を掛け算する掛け算部41bと、掛け算部41a、41bの後段に夫々設けられたローパスフィルタ42a及び42bと、を備えている。従ってA/D変換器3で得られた正弦波信号をAcos(ω0t+θ)としたとき、掛け算部41aの出力及び掛け算部41bの出力は夫々(2)式及び(3)式により表される。
【0033】
Acos(ω0t+θ)・cos(ω0t)
=1/2・Acosθ+1/2{cos(2ω0t)・cosθ+sin(2ω0t)・sinθ}……(2)
Acos(ω0t+θ)・−sin(ω0t)
=1/2・Asinθ−1/2{sin(2ω0t)・cosθ+cos(2ω0t)・sinθ}……(3)
そこで掛け算部41aの出力及び掛け算部41bの出力を夫々ローパスフィルタ42a及び42bを通すことにより、2ω0tの周波数信号は除去されるので、結局ローパスフィルタ42a、42bからは夫々1/2・Acosθと1/2・Asinθとが取り出される。ローパスフィルタ42a、42bにおける実際のディジタル処理は、掛け算部41a、41bから出力される時系列データについて連続する複数個のデータ例えば6個のデータの移動平均を演算している。
【0034】
以上のことは、A/D変換器3で得られた正弦波信号の周波数と直交検波に用いる正弦波信号の周波数がなどしいときには、出力に時間関数が含まれないので、キャリアリムーブ4にて得られるベクトルは停止していることになる。一方Acos(ω0t+θ)で表される正弦波信号の周波数が変化すると、Acos(ω0t+θ)はAcos(ω0t+θ+ω1t)となる。従って1/2・Acosθは1/2・Acos(θ+ω1t)となり、1/2・Asinθは1/2・Asin(θ+ω1t)となる。即ち、ローパスフィルタ42a、42bから得られた出力は、正弦波信号[Acos(ω0t+θ)]の周波数の変化分(ω1t)に対応する信号、つまりA/D変換器3で得られた正弦波信号の周波数と直交検波に用いた正弦波信号の周波数との差分(ω1t/2π)の速度で回転するベクトルを複素表示したときの実数部分(I)及び虚数部分(Q)である。なお、この明細書では周波数と角速度とを使い分ける意義はないことから、両者を混在して用いることがある。
【0035】
図4はこのベクトルVを表した図であり、このベクトルVは長さがAであり、回転速度がω1t(=φ)である(周波数がω1t/2π)。この例では直交検波に用いた周波数は4MHzであり、A/D変換器3で得られた正弦波信号の周波数が4MHzであればベクトルの回転速度はゼロであるが、4MHzからずれていれば、そのずれた周波数差に応じた周波数(回転速度)で回転することになる。
【0036】
キャリアリムーブ4の後段には、逆ベクトル乗算部5が設けられている。この逆ベクトル乗算部5は、キャリアリムーブ4にて得られたベクトルVに対して、パラメータ出力部6にて作成された逆ベクトルV`を乗算するものである。この乗算は、直感的な表現を使えばベクトルVの速度を逆ベクトルV`の速度分だけ減速することになり、言い換えれば、ベクトルVの周波数と逆ベクトルV`の周波数との差で回転するベクトルを得ることになる。
【0037】
逆ベクトル乗算部5における演算について説明すると、キャリアリムーブ4及び逆ベクトル乗算部5は、コンピュータの演算により実行されるものであり、その演算のサンプリングにおいてあるタイミングのサンプリング例えばn回目のベクトルVのサンプリング値がI(n)+jQ(n)であったとすると、n回目の逆ベクトルV`のサンプリング値はI`(n)+jQ`(n)である。両ベクトルを乗算したベクトルI+jQは、{I(n)+jQ(n)}×{I`(n)+jQ`(n)}となる。この式を整理すると、(4)式となる。
I+jQ={I(n)・I`(n)−Q(n)・Q`(n)}+j{I(n)・Q`(n)+I`(n)・Q(n)} ……(4)
図5は、逆ベクトル乗算部5の構成を示しており、(4)式の演算を行っている。
逆ベクトルV`を発生するとは、実際には複素平面上におけるベクトルが逆回転するように当該ベクトルの実数部分及び虚数部分の値つまり逆ベクトルV`の位相をφ`とすると、cosφ`とsinφ`との値を発生させることである。図6は、ベクトルのcosφ`とsinφ`との組がベクトルの回転方向に沿って順番には配列されたI/Qテーブル60を示しており、パラメータ出力部6は、この例では前記I/Qテーブル60を備えていて、指示された電圧制御発振器1の設定周波数に応じて決定されるインクリメント数またはデクリメント数でI/Qテーブル60のアドレスを読み出し、逆ベクトル乗算部5に出力している。例えばアドレスを0番地からk番地までクロックの読み出しのタイミングにより1個づつ読み出すことによりベクトルVがある速度で回転し、インクリメント数を2にして1個おきにアドレスを読み出すと、ベクトルの速度が倍速になる。インクリメントして読み出すかデクリメントして読み出すかは、キャリアリムーブ4にて取り出されたベクトルVの回転方向により決めることができる。こうしてベクトルVに対して逆回転する逆ベクトルV`を生成することができる。
【0038】
図2におけるここまでのブロックについて、具体的な一連の演算に関して述べておく。電圧制御発振器1の出力周波数をfvcoとすると、分周器2にて分周された周波数はfvco/Nとなる。A/D変換部3では、周波数がfsのクロック信号によりサンプリングされるため、A/D変換部3にて得られたディジタル信号により特定される周波数信号の周波数は、fs−(fvco/N)となる。この例ではfsは40MHzであるから、40MHz−(fvco/N)となる。そしてキャリアリムーブ4における検波に用いられる正弦波信号の周波数(ω0t/2π)は4MHzとしているので、キャリアリムーブ4から取り出されるベクトルVの周波数は、40MHz−(fvco/N)−4MHzとなる。
【0039】
ところでこの発明は、電圧制御発振器1の出力周波数fvcoが設定周波数になったときにベクトルVの周波数と前記周波数frとの周波数差がゼロになるように制御される。もし(fvco/N)が36MHzであれば、ベクトルVは停止しているので(周波数がゼロであるので)、この場合は、逆ベクトルV`の周波数をゼロに設定することで、PLLがロックされ、電圧制御発振器1の出力周波数fvcoが設定周波数になる。しかしこのようなケースは1点しかないので、実際にはキャリアリムーブ4から取り出されるベクトルVはある速度で回転している。このため、ベクトルVを止めるための逆ベクトルV`を発生させることが必要になるのであるが、一連の計算はソフトウエアで行われることから、逆ベクトルV`を発生させるためのデータを格納するメモリ容量はできるだけ小さくしたいというのが、設計上の要請である。
【0040】
この観点からすると、電圧制御発振器1の設定周波数をfsetとすると、fset/Nができる限り36MHzに近い方が好ましく、この例では、パラメータ出力部6において、ユーザにより設定された所望の設定周波数fsetに対し、fset/Nが36MHzに最も近くなる整数を演算し、その整数を分周器2の分周比Nとしている。こうすることによってキャリアリムーブ4から取り出されたベクトルVを止めるための逆ベクトルV`の周波数は、4MHzよりも小さい値になり、逆ベクトルV`を発生させるためのデータ量が少なくて済む。
【0041】
ここで周波数の具体例を挙げると、電圧制御発振器1の設定周波数fsetを例えば520.0001MHzとすると、分周比Nは、例えばfset/36MHzに最も近い整数であるとした場合、N=14となる。この場合、電圧制御発振器の出力周波数が設定周波数fsetであるときの分周後の周波数は、fset/14=37.1428642857143MHzである。既述のように分周後の周波数が36MHzのときに、A/D変換部3にて得られるディジタル値により特定される周波数信号の周波数は、40MHz−36MHz=4MHzであり、4MHzの正弦波信号で直交検波を行うキャリアリムーブ4を通して得られるベクトルVの周波数は4MHz−4MHz=0、つまりベクトルVは停止することになる。従ってfset/14=37.1428642857143MHzの周波数信号がA/D変換部3にてディジタル化され、その周波数信号がキャリアリムーブ4に入力されて得られるベクトルVの周波数は、37.1428642857143MHz−36MHz=1.1428642857143MHzとなる。
【0042】
このような演算は、周波数シンセサイザに対して設定周波数を入力することにより、電圧制御発振器1を動作させる以前にパラメータ出力部6にて行われる。またパラメータ出力部6は、図示しないメモリを参照して、設定周波数に近い周波数が得られる電圧値を選択し、これにより電圧出力部11の出力電圧がその電圧値に向かって上昇することになる。そして分周比Nを14に設定し、また逆ベクトルV`の周波数を1.1428642857143MHzに設定すればA/D変換部3にて得られる周波数信号の周波数が1.1428642857143MHzとなるまで、電圧制御発振器1の出力周波数fvcoが上昇し、やがてベクトルVの周波数と逆ベクトルV`の周波数とが一致したときにPLLがロックされ、fvcoがfsetに収束する。
図7は、ベクトルVが逆ベクトルV`により逆回し処理が行われて停止した状態をイメージ的に示す図である。
【0043】
ところで上述の動作は、逆ベクトルV`だけに頼ってベクトルVを止める方式の場合の動作であり、この場合には、逆ベクトル乗算部5で得られたベクトルの周波数に対応する信号をループフィルタ8に入力すればよい。しかしながら、このような構成では逆ベクトルV`を発生させるためのデータ量がかなり多くなってしまう。このため図2に示す実施の形態では、逆ベクトルV`によりベクトルVの周波数をある程度まで減速し、残りの減速を後段の位相の時間差検出部71、加算部72及び位相差の累積加算部73の動作に任せている。言い換えれば、逆ベクトル乗算部5ではベクトルVの周波数の粗調整を行い、後段部位においてベクトルVの微調整を行うことで、ベクトルVを停止させている。
【0044】
ベクトルVの周波数の粗調整を行う逆ベクトルV`の周波数は、例えば152.587890625Hz刻みで設定できるようになっている。その理由は、40MHzにてデータをサンプリングする場合、逆ベクトルV`の位相のポイント数を2の18乗に設定すると、40MHz/2の18乗=152.587890625Hzとなるからである。つまりパラメータ出力部6では、最小粗調周波数(周波数刻みfa)が152.587890625Hzであり、上記のベクトルVの周波数である1142864.2857143Hz(1.1428642857143MHz)に対して周波数刻みfaを何倍したら最も近くなるかを計算する。
1142864.2857143Hz/152.587890625Hzに最も近い整数は7490であり、パラメータ出力部6はこの整数を求めることにより、電圧制御発振部1の出力周波数が設定値になったときの前記ベクトルVの周波数に最も近い周波数n・fa(nは整数)=7490・152.587890625Hz=1142883.30078125Hzを求める。
【0045】
そしてパラメータ出力部6は次の計算を行う。先ずベクトルVの周波数から、逆ベクトルV`により調整される周波数を差し引き、142864.2857143Hz−1142883.30078125Hz=19.0150669664145Hzを求める。
更に粗調整用の前記周波数刻みfaよりも小さい微調整のための周波数刻みfbこの例では周波数刻み1Hzの整数倍のうち、電圧制御発振部1の出力周波数が設定値になったときの前記ベクトルVの周波数と前記周波数n・faとの差である19.0150669664145Hzに最も近い周波数m・fb(mは整数)を計算する。この場合、fbは1Hzであるから、mは19となり、19Hz分の調整が逆ベクトル乗算部5の後段の部分により行われることになる。なおここでいう粗調整と微調整との用語は、この新方式の周波数シンセサイザの改良部分である帰還手段における、図1に示した判断手段50側の出力に基づく粗調整と、周波数差取り出し手段30側の出力に基づく微調整とは異なるものである。
【0046】
図2に戻って7は減数処理部、70はローパスフィルタ、71は位相の時間差検出部、72は第2の加算部、73は位相差の累積加算部、8はループフィルタ、80はD/A(ディジタル/アナログ)変換部である。
ベクトルVの回転は逆ベクトルV`により減速されているので、ベクトルVの周波数(速度)を簡単な近似式で求めることができる。図8に示すように複素平面上において、(n−1)番目のサンプリングにより求めたベクトルV(n−1)とn番目のサンプリングにより求めたベクトルV(n)=V(n−1)+ΔVとのなす角度Δφ、即ち両サンプリング時のベクトルVの位相差Δφは、ベクトルVの周波数がサンプリング周波数よりも十分に小さくかつθ=sinθとみなせる程度であれば、ΔVの長さとみなすことができる。
【0047】
ΔVを求める近似式について説明すると、先ず位相差Δφは(5)式で表される。なおimagは虚数部分、conj{V(n)}はV(n)の共役ベクトル、Kは定数である。
Δφ=K・imag[ΔV・conj{V(n)}] ……(5)
ここでI値(ベクトルVの実数部分)及びQ値(ベクトルVの虚数部分)についてn番目のサンプリングに対応する値を夫々I(n)及びQ(n)とすれば、ΔV及びconj{V(n)}は複素表示すると夫々(6)式及び(7)式で表される。
【0048】
ΔV=ΔI+jΔQ ……(6)
conj{V(n)}=I(n)−jQ(n) ……(7)
ただしΔIはI(n)−I(n−1)であり、ΔQはQ(n)−Q(n−1)である。(6)式及び(7)式を(5)式に代入して整理すると、Δφは(8)式で表されることになる。
【0049】
Δφ=ΔQ・I(n)−ΔI・Q(n) ……(8)
前記位相の時間差検出部71は、このように近似式を用いてΔφを求める機能を備えている。このΔφは、逆ベクトル乗算部5にて減速されたベクトルVの周波数に対応する値であるから、位相の時間差検出部71は、減速されたベクトルVの周波数を出力する手段(微速ベクトル検出手段)であるといえる。
【0050】
なおベクトルV(n−1)とV(n)とが求まればこの間の角度Δφを求める手法は種々の数学的手法を使うことができ、その一例として(5)式の近似式を挙げたに過ぎない。その数式としてはV(n)とV(n−1)の各終点を結ぶ線の中点と原点とを結ぶベクトルVOである{V(n)+V(n−1)}/2を用い、(5)式においてV(n)に代えてこのベクトルVOを代入してもよい。このような(5)式が近似できる理由は、VOとΔVとが直交しているとみなすことができ、このためΔVの長さは、VOを実軸と見たてたときのΔVの虚数値に相当すると取り扱えることができるからである。
【0051】
一方パラメータ出力部6は、ベクトルVの周波数微調整分である19Hzの値を計算により求めているため、位相の時間差検出部71にて検出されたベクトルVの周波数と微調整分の19Hzとが加算部72にて突合されて、ベクトルVの周波数と微調整分の19Hzとの差分が取り出され、位相差の累積加算部73に入力される。そして位相差の累積加算部73からの出力値はループフィルタ8に入力される。
【0052】
本発明は、図7に示したようにベクトルVを止める処理を行うが、この処理は図2の例ではいわば逆回しすることによるラフな停止処理と微速になったベクトルVを正確に止める処理とに分けており、後半の処理を位相の時間差検出部71と加算部72とに受け持たせていることになる。そして逆ベクトル乗算部5、位相の時間差検出部71及び第2の加算部72は、図1に示した周波数差取り出し手段30に相当する。なおこの例では、電圧制御発振器1の出力周波数が設定周波数よりも低いときには、つまり回転ベクトルの周波数が設定周波数よりも低いときには、位相の時間差検出部71の出力は負の値で出力されるので、この出力に−1を掛け算する掛け算部711を設けている。
【0053】
位相差の累積加算部73は、図9に示すようにあるサンプリング時における入力値をレジスタ73aに保持し、次のサンプリング時にそれまで保持されていた値を出力すると共に加算部73bに戻して入力値と加算し、その加算値をレジスタ73aに入力するように構成されている。
またループフィルタ8は、図1の積分手段40に相当し、図10に示すように入力値を累積加算部8aにて累積加算すると共に、加算部8bにてその累積加算値に入力値を加算するように構成されている。このループフィルタ8の出力電圧は、D/A変換部80にてアナログ電圧とされて、後述の周波数引き込み手段のD/A変換部からの出力電圧と結合器11にて加算されて電圧制御発振器1に制御電圧として入力される。ループフィルタ8は信号の変動を抑え、ループの安定化を図る役割も持っている。この例では、位相差の累積加算部73、ループフィルタ8及びD/A変換部80は帰還手段に相当する。
【0054】
電圧制御発振部1から周波数差取り出し手段及びループフィルタ8を経て電圧制御発振部1に戻るループはPLLを形成している。またA/D変換器3からループフィルタ8に至るまでの各部位は、FPGAなどのディジタル処理装置により構成される。
【0055】
ここで既述の引き込み動作に関し、本発明者は、位相の時間差検出部71の検出値とローパスフィルタ21の出力レベルとの関係を調べたところ、電圧制御発振器1の出力周波数が設定周波数になるポイントを中心とした所定の周波数領域から外れるとローパスフィルタ21のゲインが落ちてきてしまうことを把握している。これでは、電圧制御発振器1の出力周波数が温度特性などによりこの範囲以上に変化した場合には、制御系が追従しないので周波数を設定周波数に引き込めなくなってしまう。また装置の運転開始時には電圧制御発振部1には制御電圧が入力されていないので、周波数の引き込み範囲まで制御電圧を立ち上げる必要がある。
【0056】
そこで本実施の形態に係わる周波数シンセサイザは、周波数引き込み手段として、ループフィルタ8の出力が予め設定した範囲を外れているか否かを判断し、その判断結果に応じて電圧制御発振器1の出力周波数を調節するための定数を出力する判断手段50と、この判断手段50からの出力を積分して電圧制御発振器1へ出力する積分手段51とを備えている。また積分手段51の後段には、周波数シンセサイザの運転開始時において周波数引き込み手段を結合器11から切り離すためのスイッチ54と、運転開始時における電圧制御発振器1の初期電圧を入力する初期電圧入力手段である加算部53と、積分手段51及び加算部53からのディジタル信号を電圧制御発振器1の制御電圧(アナログ信号)に変換するD/A変換部52と、が設けられている。ここでスイッチ54の「オン/オフ」の切り替えは、スイッチ制御手段である動作制御部61により行われる。動作制御部61は、ループフィルタ8の出力を監視し、その出力がレンジの上限に張り付いた状態となったら、スイッチ54をオンにして周波数引き込み手段を結合器11に接続する機能を備えている。
【0057】
図11に示すように判断手段50は、ループフィルタ8からの出力が予め決めた設定範囲の上限値より大きいか否かを判断する第1のコンパレータ501と、前記設定範囲の下限値より小さいか否かを判断する第2のコンパレータ502と、第1、第2のコンパレータ501、502からの出力に応じて「+1」または「−1」いずれかの定数を示す信号を積分手段51に対して出力する定数出力回路503と、第1、第2のコンパレータ501、502のいずれか一方から出力があった場合に積分手段51にイネーブル信号を出力するイネーブル信号出力回路504と、を備えている。
【0058】
また積分手段51は、既述のイネーブル信号出力回路504からのイネーブル信号を受けて保持している信号を出力するレジスタ512と、このレジスタ512からの出力信号と定数出力回路503からの入力値とを加算してレジスタ512に格納する加算器511とから構成されている。
【0059】
ループフィルタ8からの出力と比較される設定範囲の上限値及び下限値は、例えばPLLの制御範囲に基づいて設定されている。例えばループフィルタ8からの出力信号が12bitである場合には、当該出力信号は「1〜212」のレンジ内で変化する。そこで、PLLループ単独で制御可能な範囲、即ち帰還手段を構成するループフィルタ8の出力の上限値と下限値との間の範囲(PLLの制御範囲)を示す当該レンジに対して安全率を考慮し、例えば当該レンジの「1/6〜5/6」の範囲に相当するように設定範囲を設けると、第1のコンパレータ501にて比較する上限値は「(212−1(=4095))・(5/6)≒3412」、第2のコンパレータ502にて比較する下限値は「(4095)・(1/6)≒683」となる。
【0060】
これにより、ループフィルタ8からの出力が前記上限値を上回った場合には、第1のコンパレータ501がオンとなって既述の定数出力回路503とイネーブル信号出力回路504とに信号が出力され、またループフィルタ8からの出力が前記下限値を下回った場合には第2のコンパレータ502がオンとなり、これら2つの回路503、504に信号が出力される。また、ループフィルタ8からの出力がこれら上限値、下限値の範囲内にある場合には、いずれのコンパレータ501、502からも信号は出力されない。
【0061】
定数出力回路503は、ループフィルタ8の出力が設定範囲よりも大きくなったときは(第1のコンパレータ501がオンとなったときには)第1の定数である正の定数、例えば「+1」を出力し、またループフィルタ8の出力が設定範囲よりも小さくなったときには(第2のコンパレータ502がオンとなったときには)第2の定数である負の定数、例えば「−1」を出力する機能を備えている。
【0062】
例えば第1のコンパレータ501から信号を受け取った場合には、例えば温度特性の変化などにより電圧制御発振器1の出力周波数がPLLの制御範囲を下回っており、電圧制御発振器1へ印加する電圧を更に大きくして周波数信号の周波数をさらに上げる必要がある。そこで定数出力回路503が第1のコンパレータ501から信号を受け取った場合には、電圧の調整方向及び単位調整量である第1の定数を示す信号「+1」を積分手段51に対して出力する。「+1」の信号は例えば正符号を示す信号「0」と単位調整量を示す信号「1」とからなる2bitの信号として出力する。
【0063】
一方、第2のコンパレータ502から信号を受け取った場合には、電圧制御発振器1の出力周波数がPLLの制御範囲を上回っており、電圧制御発振器1へ印加する電圧を更に小さくする必要がある。そこで定数出力回路503は、第2のコンパレータ502電圧の調整方向及び単位調整量である第2の定数を示す信号「−1」を積分手段51に対して出力する。「−1」の信号は例えば負符号を示す信号「1」と単位調整量(例えば1Hz)を示す信号「1」とからなる2bitの信号を出力する。
【0064】
以上に説明した構成を備えることにより、ループフィルタ8からの出力が予め定めた設定範囲を外れている場合には、当該範囲を上回る方向に外れたのか、下回る方向に外れたのかの判断を行い、この状態を解消するための信号を積分手段51に出力する。積分手段51は、イネーブル信号出力回路504からのイネーブル信号を受けて一つ前のサンプリングで得た値を出力すると共に、この出力値と今のサンプリングで得た値とを順次加算する。
【0065】
積分手段51からの出力は、図2に示すD/A変換部52にてアナログ電圧に変換され、加算手段である結合器11にてPLLループからの出力電圧と加算されて電圧制御発振器1に制御電圧として入力される。D/A変換器52は、PLLループ側のD/A変換器80よりもディジタル側のビット数が少なくなっており、入力信号に対して大きい周波数刻みで制御電圧を出力できるように構成されると共に、電圧制御発振器1の制御電圧の対応したレンジを備えている。
【0066】
次に図2に示した周波数シンセサイザ全体の動作について図12及び図13を参照しながら説明する。判断手段50及び積分手段51はハードウエアにより構成されるが、この部分の動作についても説明の便宜上、図12中のステップとして記載することとする。今、上述の具体例で挙げたように、電圧制御発振器1の設定周波数fsetを例えば520.0001MHzとして図示しない入力部から入力したとする(図12のステップS1)。このとき周波数引き込み手段(判断手段50、積分手段51)の後段のスイッチ54はオフとなっていて、周波数引き込み手段は結合器11から切り離されている。パラメータ出力部6は、電圧制御発振器1の設定周波数と供給電圧との関係を書き込んだテーブルを備えていて、このテーブルを用いて520.0001MHzに最も近く、且つ当該周波数よりも低い周波数を選択する。
【0067】
更にパラメータ出力部は、既述のようにしてfset/36MHzに最も近い整数である分周比N=14と、設定周波数が得られるときのベクトルVの周波数を粗調整量と微調整量とに分けたときの夫々の量と、を計算する。この場合、周波数の粗調整量つまり逆ベクトルの周波数である1142883.30078125Hzと第2の加算部72に入力する微調整量である逆回し処理後のベクトルの周波数19Hzとを計算する。
【0068】
そして周波数引き込み手段後段の加算部53に加算される初期電圧が設定周波数に見合った値として計算され、更に積分手段51の積分値がクリアされる(ステップS2、S3)。入力部からスタートの指示を入力すると、前記初期電圧が加算部53に加算されて電圧制御発振器1が立ち上げられ、図13(d)に示すように設定周波数よりも低い初期の出力周波数にて発振を開始する。ここで帰還手段(位相差の累積加算部73、ループフィルタ8)への入力値は下記の(9)式に対応しているので、この時点では正の値となっている。
{(電圧制御発振器1の出力周波数に対応するベクトルの回転速度)
−(設定周波数に対応するベクトルの回転速度)}×(−1)…(9)
このため当該入力値を積分した結果であるループフィルタ8の出力は、図13(a)に示すように急激に上昇して、「時刻t1」の時点にて出力レンジの上限に張り付いた状態となる。
【0069】
動作制御部61は、このループフィルタ8の出力を監視しており(ステップS4)、出力が出力レンジの上限に達したら(ステップS4;Y)、スイッチ54をオンにして周波数引き込み手段を結合器11に接続する(ステップS5)。そして判断手段50にて、ループフィルタ8からの出力、即ちPLLループから電圧制御発振器1への制御電圧の出力が設定範囲内か否かの判断が開始される(ステップS6)。
【0070】
既述のように「時刻t1」においては、ループフィルタ8の出力が出力レンジの上限に張り付いているので、判断手段51内ではループフィルタ8の出力(PLLループの制御電圧)が設定範囲よりも大きくなっているとの判断がなされ(ステップS8;Y)、図13(b)に示すように第1のコンパレータ501がオンとなって積分手段51へ向けて第1の定数「+1」が出力される。これにより積分手段51においては出力周波数を上げるための定数「+1」が積分され(ステップS9)、その積分結果がD/A変換部52、結合器11を介して電圧制御発振器1に入力される。
【0071】
そして、上述のステップS6;N→ステップS8;N→ステップS9の動作が繰り返されることにより、図13(d)に示すように電圧制御発振器1からの出力周波数は、初期出力の周波数から上昇していく。そしてこの出力周波数が「時刻t2」において設定周波数を超えると、帰還手段への入力値が負の値となるので、この値が積分されることによりループフィルタ8の出力は、レンジの上限に張り付いた状態から低下し始める(図13(a))。
【0072】
そしてループフィルタ8の出力が更に低下し、設定範囲内の値となると(図13(a))、第1のコンパレータ501がオフとなり(図13(b))、制御電圧が設定範囲内となったとの判断がされて(ステップS6;Y)、積分手段51の積分がオフとなる(ステップS7)。
【0073】
以降は、PLLの制御範囲内にてPLLループ単独の周波数制御が実行され、やがて「時刻t4」にて電圧制御発振器1からの出力周波数は設定周波数にて安定した状態となる。このPLLループ単独の制御は、制御電圧が設定範囲内となっている期間中は(ステップS6;Y)周波数引き込み手段の積分手段51をオフの状態としたまま継続されることとなる(ステップS7)。なお、シミュレーションでは、電圧制御発振器1の動作をスタートさせてから、電圧制御発振器1からの出力周波数は設定周波数にて安定した状態となるまでの時間はおよそ150msecであった。
【0074】
ところがPLLがロックした後であっても、電圧制御発振器1の出力周波数は温度特性などにより大きく変化する場合があり、こうした場合には周波数引き込み手段が稼動して、出力周波数を設定周波数に迅速に安定させる動作が行われる。例えば周波数シンセサイザ稼動中のある「時刻t5」にて電圧制御発振器1の周囲温度の変化などにより、出力周波数が上昇したとすると、帰還手段への入力値が負の値となり((9)式参照)、この値が積分されてループフィルタ8の出力は低下し始める。
【0075】
そして「時刻t6」にてループフィルタ8の出力が判断手段50内の第2のコンパレータ502の設定値を下回ると(図13(a)、図13(c))、制御電圧が設定範囲を外れたとの判断がなされ(ステップS6;N)、さらにこの制御電圧が設定範囲よりも小さいとの判断がされる(ステップS8;Y)。そして積分手段51では出力周波数を下げるための第2の定数「−1」が新たに積分され、積分結果がD/A変換部52、結合器11を介して電圧制御発振器1に出力される(ステップS10)。
【0076】
これらのステップS6;N→ステップS8;Y→ステップS10が繰り返されることにより、電圧制御発振器1からの出力周波数は低下を始め、やがて設定周波数を下回る(図13(d))。この結果、帰還手段への入力値が正の値となって((9)式参照)、この値が積分されてループフィルタ8の出力は上昇を始め(図13(a))、「時刻t7」にて第2のコンパレータ502に設定された下限値を上回る(同図)。そして制御電圧が制御範囲内となって(ステップS6;Y)、積分手段51の積分がオフとなり(ステップS7)周波数の引き込み動作を終える。後は「時刻t8」にて出力信号が設定周波数となり(図13(d))、この状態を維持する制御をPLLループ単独にて行う(ステップS6;Y→ステップS7)。なお、シミュレーションでは、「時刻t5〜t8」までの時間はおよそ100msecであった。
【0077】
また上記の説明とは反対に、出力周波数が低下する方向に電圧制御発振器1の特性が変化した場合であっても、ステップS6;N→ステップS8;N→ステップS9の動作を繰り返し、判断手段50、積分手段51より出力周波数を上げるための定数「+1」の新たな積分結果を出力する引き込みが行われる。この結果、図13(a)、図13(b)、図13(d)に示した「時刻t9〜t12」までの動作が進行してPLLループ単独での制御に戻ることとなる(ステップS6;Y→ステップS7)。なお、シミュレーションでは、「時刻t9〜t12」までの時間は出力周波数が上昇したケースと同程度であった。
【0078】
本発明に係わる実施の形態によれば以下の効果が得られる。既述の(9)式に対応する値を積分した積分値であるループフィルタ8の出力が、当該ループフィルタ8の出力の上限値と下限値との間の領域(制御範囲)よりも狭い範囲内に設定された設定範囲(この例では制御範囲を1とすると1/6〜5/6の範囲)から外れたときに、周波数引き込み手段(判断手段50、積分手段51)は、当該出力が設定範囲の上側に外れたのか下側に外れたのかについて判断し、その判断結果に応じて正または負の定数を積分してループフィルタ8の出力に加算するようにしている。
【0079】
従って例えば電圧制御発振器1の周囲温度の変化などにより制御電圧と出力周波数との対応関係が変化して、制御電圧であるループフィルタ8の出力が大きく変動しても、その出力の上限値あるいは下限値に行き着く前に周波数の引き込みが行われる。このため、ループフィルタ8の出力がPLLループの制御範囲を外れるおそれがなく、安定した出力周波数を得ることができる。
【0080】
そして、周波数シンセサイザの立ち上げ時には、別途周波数引き込み用の電圧を電圧制御発振器1に与えて電圧制御発振器1の出力周波数を設定周波数の近傍かつ、設定周波数よりも低い値にまで上昇させ、その後周波数引き込み手段を用いているので、周波数シンセサイザの立ち上げについて何ら支障がない。
【0081】
また、ループフィルタ8から出力が所定の範囲を外れているか否かといった簡単な判断の結果に基づいて周波数の引き込みをおこなっているので、例えば分解能の高いPLLループ内の周波数差取り出し手段30に加え、周波数引き込み用の分解能の低い周波数取り出し手段を設けて引き込みを行う場合などと比較して、回路構成が簡単となりゲート回路の使用点数が少なくて済み、製造コストの低減に貢献すると共に消費電力も少なくて済む。
【0082】
ここで周波数引き込み手段の積分手段51にて積分される値である第1の定数、第2の定数は、実施の形態中に示したように電圧制御発振器1の出力周波数を1Hz単位で調節する場合に限られない。例えば出力周波数を数Hz単位で調整する信号を第1の定数、第2の定数として出力するようにしてもよい。
【0083】
さらにまた、上述の実施の形態では第1の定数として「+1」を、第2の定数として「−1」を用いたが、定数としては例えば「+1」のみを用いてもよい。この場合は、例えば制御電圧が設定範囲よりも上側に外れたときには「+1」の積分値をループフィルタ8の出力に加算し、制御電圧が設定範囲よりも下側に外れたときには「+1」の積分値に「−1」を掛け算してからループフィルタ8の出力に加算するように周波数引き込み手段を構成してもよい。
【0084】
各コンパレータ501、502に設定する上限値、下限値は、ループフィルタ8の出力のレンジよりも狭い範囲に設定する場合に限定されない。例えばこれらの上限値、下限値をループフィルタ8の出力のレンジと一致させてもよい。この場合には、周波数引き込み手段はPLLの制御範囲を外れた場合に限って作動することとなる。なお本実施の形態は、分周器2の分周比が「N=1」の場合にも適用できる。この場合には、分周器2は存在しないことになる。
【図面の簡単な説明】
【0085】
【図1】本発明に係る周波数シンセサイザの基本構成を示すブロック図である。
【図2】本発明に係る周波数シンセサイザの実施の形態を示すブロック図である。
【図3】上記の実施の形態に用いられるキャリアリムーブを示す構成図である。
【図4】キャリアリムーブにて得られるベクトルを示す説明図である。
【図5】逆ベクトル乗算部の構成を示す構成図である。
【図6】パラメータ発生部において逆ベクトルを発生させるためのデータテーブルを示す説明図である。
【図7】キャリアリムーブで得られたベクトルと逆ベクトルとを周波数差取り出し手段により互いに乗算する様子を示す説明図である。
【図8】相前後するタイミングでサンプリングしたベクトルの位相差を示す説明図である。
【図9】図2のブロック図における位相差の累積加算部を示す構成図である。
【図10】図2のブロック図におけるループフィルタを示す構成図である。
【図11】図2のブロック図における判断手段及び積分手段を示す構成図である。
【図12】上記の実施の形態の作用を示すフローチャートである。
【図13】上記の実施の形態における作用を示すタイムチャートである。
【図14】従来の周波数シンセサイザの構成を示すブロック図である。
【図15】本発明の基礎となった周波数シンセサイザの基本構成を示すブロック図である。
【符号の説明】
【0086】
1 VCO(電圧制御発振器)
2 分周手段
3 A/D変換器
4 キャリアリムーブ
5 逆ベクトル乗算部
6 パラメータ出力部
7 減数処理部
8 ループフィルタ
50 判断手段
51 積分手段
71 位相の時間差検出手段
73 位相差の累積加算部
501 第1のコンパレータ
522 第2のコンパレータ
503 定数出力回路
504 イネーブル信号出力回路
【技術分野】
【0001】
本発明は、所望の周波数の発振出力が得られる周波数シンセサイザに関する。
【背景技術】
【0002】
標準信号発生器の一つとしてPLL(Phase Locked Loop)を応用した周波数シンセサイザがある。周波数シンセサイザは図14に示すように、電圧制御発振器201を分周器202により1/Nに分周してその分周出力を位相比較器203の一方の入力端に入力すると共に、基準信号発生器である例えば水晶発振器204の発振出力を分周器200にて1/Mに分周してその分周出力を位相比較器203の他方の入力端に入力し、その比較信号をループフィルタ205を介して電圧制御発振器201にフィードバックし、こうしてPLLを構成している(例えば特許文献1)。PLLがロックすると電圧制御発振器201の発振出力の周波数fvcoと水晶発振器204の発振出力の周波数f0とは、fvco/N=f0/Mの関係にあるので、fvco=(N/M)f0となる。分周器202はプログラマブルカウンタにより構成されていて外部よりディジタルデータで分周比Nを設定できることから、fvcoの周波数を自由に設定できることになる。
【0003】
周波数シンセサイザの応用としては、例えば移動局における局発振部として用いられる。即ち、基地局では所定の周波数帯域を移動局に割り当てるため、移動局側では、割り当てられた周波数帯域の発振出力を生成する必要があり、そのため局発振部に対し周波数を調整できる機能を持たせることが要請される。また無線通信機器の試験用信号源や放送機器などにも使用されている。
【0004】
このように例えば通信分野において周波数シンセサイザを適用する場合には、他のチャネルとの混信を避けるためにノイズが少ないことが要求され、また電波が過密化していることから、周波数をできるだけ細かく設定できることが望ましい。周波数を細かく設定するためには、上記の分周比Nを大きくすればよいが、あまり大きくすると、ループに生じる遅延が長くなってノイズが大きくなり、実際にはNは1000程度が上限である。
【0005】
このため説明の便宜上例えば1000MHz程度の周波数を1Hz単位で調整できる周波数シンセサイザを設計しようとすると、図14の装置を多段化する必要がある。即ち、Nの上限が1000であるとすると、位相比較器203に入る基準信号の周波数(f0/M)を1MHzとすることで、1MHzきざみで設定できる1MHz〜1000MHzの周波数シンセサイザを制作できる。同様にして基準信号の周波数を1kHzとすることにより、1kHzきざみで設定できる1kHz〜1MHzの周波数シンセサイザを制作し、同様にして基準信号の周波数を1Hzとすることにより、1Hzきざみで設定できる1Hz〜1kHzの周波数シンセサイザを制作する。そして各周波数シンセサイザを段階的に合成することにより、1Hzきざみで1000Mヘルツまで設定できる周波数シンセサイザが得られることになる。
【0006】
しかしながらこのようにすると、周波数を合成する各合成回路についてPLLを組まなければならないこともあって、回路構成が複雑で部品点数が多くなり、ノイズが多くなるという課題がある。
【0007】
そこで本発明者は、従来の周波数シンセサイザとは原理が全く異なる新規な構成を採用することにより、広い帯域に亘って細かく周波数を設定することができる新規な方式の周波数シンセサイザを開発しており(例えば特許文献2)、その要素技術として電圧制御発振部の製品のばらつきや温度特性の変化などに対しても安定して周波数の引き込みを行うことが可能な回路構成を種々検討している。
【0008】
【特許文献1】特開2004−274673号公報:第0002段落、図12
【特許文献2】特開2007−295537号公報:第図1〜図12
【発明の開示】
【発明が解決しようとする課題】
【0009】
本発明は、このような事情に基づいて行われたものであり、その目的は、広帯域を細かく設定でき、周波数の引き込み範囲が広い周波数シンセサイザを提供することにある。
【課題を解決するための手段】
【0010】
本発明に係わる周波数シンセサイザは、供給された電圧に応じた周波数の周波数信号を発振する電圧制御発振部と、
この電圧制御発振部の出力周波数に対応する周波数の正弦波信号を基準クロック信号に基づいてサンプリングしてそのサンプリング値をディジタル信号として出力するアナログ/ディジタル変換部と、
このアナログ/ディジタル変換部からの出力信号に対応する周波数信号に対して、周波数がω0/2πの正弦波信号のディジタル信号による直交検波を行い、当該周波数信号の周波数とω0/2πとの周波数差に相当する周波数で回転するベクトルを複素表示したときの実数部分及び虚数部分を取り出すベクトル取り出し手段と、
前記電圧制御発振部の出力周波数が設定値になったときの前記ベクトルの周波数を計算するパラメータ出力部と、
前記ベクトルの周波数から前記パラメータ出力部にて計算された周波数を差し引いた差分を取り出す周波数差取り出し手段と、
この周波数差取り出し手段により取り出された周波数差に対応する電圧信号を積分してディジタル/アナログ変換部を介して制御電圧として前記電圧制御発振部に帰還する帰還手段と、
この帰還手段からの制御電圧が予め設定した設定範囲よりも大きい値となっている期間中は、前記電圧制御発振部の出力周波数を上昇させるための第1の定数を積分して第2のディジタル/アナログ変換部を介して周波数の引き込み用電圧として出力し、前記帰還手段からの制御電圧が、前記設定範囲よりも小さい値となっている期間中は、前記電圧制御発振部の出力周波数を低下させるための第2の定数を積分して第2のディジタル/アナログ変換部を介して周波数の引き込み用電圧として出力する周波数引き込み手段と、
前記帰還手段からの制御電圧と前記周波数引き込み手段からの引き込み用電圧とを加算して前記電圧制御発振部の制御電圧を出力する加算手段と、を備え、
電圧制御発振部、ベクトル取り出し手段、及び前記電圧信号を電圧制御発振部に帰還する帰還手段によりPLLが形成され、PLLがロックされたときに電圧制御発振部の出力周波数が設定周波数に調整されることを特徴とする。
【0011】
ここで前記設定範囲は、前記帰還手段からの制御電圧の出力の上限値と下限値との間の範囲内にあることが好ましく、さらに、当該周波数シンセサイザは、前記加算手段に対して周波数引き込み手段を切り離し、または接続するスイッチ部と、前記周波数引き込み手段からの引き込み用電圧の出力に替えて、前記電圧制御発振部の出力周波数が前記設定値よりも低くなる初期電圧を前記加算手段へと入力する初期電圧入力手段と、周波数シンセサイザの運転開始時の、前記初期電圧入力手段から初期電圧が入力される前のタイミングで前記周波数引き込み手段を加算手段から切り離し、当該初期電圧入力手段から初期電圧が入力され、前記帰還手段から電圧制御発振部への制御電圧の出力が前記帰還手段からの制御電圧の出力の上限値を超えたタイミングで前記周波数引き込み手段を加算手段に接続するように前記スイッチ部を制御するスイッチ制御手段と、を備えているとよい。
【発明の効果】
【0012】
本発明に係わる周波数シンセサイザは、帰還手段からの出力が、予め設定された設定範囲から外れたときに、当該出力が設定範囲の上側に外れたのか下側に外れたのかについての判断を周波数引き込み手段にて行い、その判断結果に応じて電圧制御発振部の出力周波数を上昇させるための第1の定数、または低下させるための第2の定数を積分して帰還手段の出力に加算するようにしている。
従って例えば電圧制御発振部の周囲温度の変化などにより制御電圧と出力周波数との対応関係が変化して、帰還手段からの制御電圧が大きく変動しても、周波数の引き込みが行われる。このため、例えば帰還手段の出力の上限値と下限値との間の領域(PLLの制御範囲)よりも狭い範囲内に設定範囲が設定されている場合には、帰還手段の出力がPLLの制御範囲を外れるおそれがなく、安定した出力周波数を得ることができる。
【発明を実施するための最良の形態】
【0013】
本発明の周波数シンセサイザは、新規な原理に基づいて動作するものであることから、先ず本発明の基礎となった周波数シンセサイザの動作原理について図15を参照しながら概略的な説明をしておく。図15中1は、電圧制御発振部である電圧制御発振器(VCO;Voltage Control Oscillator)であり、供給電圧に応じた周波数の矩形波である周波数信号を出力する。電圧制御発振器1からの周波数信号は分周手段2にて1/N(Nは整数)に分周され、更に正弦波に変換され、ディジタル信号に変換されるのであるが、ここではベクトル取り出し手段20により、前記周波数信号の周波数に応じた周波数(速度)で回転するベクトルが取り出されるという説明にとどめる。
【0014】
ベクトル取り出し手段20の後段の第1の周波数差取り出し手段30aは、前記ベクトルの周波数と、電圧制御発振器1の出力周波数が設定周波数になったときのベクトルの周波数frと、の差を取り出す。周波数差を取り出す手法としては、例えば電圧制御発振器1の出力周波数が設定周波数になったときにベクトル取り出し手段20にて取り出されるベクトルの回転方向とは逆方向に周波数frで回転する逆ベクトルを作成し、前記ベクトルと逆ベクトルとを乗算してその周波数差を取り出す手法が挙げられる。
【0015】
また逆ベクトルでベクトルの周波数をある程度落としておいて、残りの周波数差分を例えばベクトルの速度を近似式で検出するようにしてもよい。このような例をより具体化した例を挙げると、ベクトルの周波数をfrに一致させる調整(第1の周波数差取り出し手段30aにより周波数差を取り出す調整工程)を、粗調整と微調整とに分ける。そして粗調整のための周波数刻みfaの整数倍の周波数のうち、電圧制御発振器1の出力周波数が設定値になったときの前記ベクトルの周波数に最も近い周波数n・fa(nは整数)を予め計算して、周波数n・faで逆回転する逆ベクトルを前記ベクトルに乗算して、前記ベクトルの周波数から逆ベクトルの周波数を差し引いた周波数の微速ベクトルを取り出す。そして前記周波数刻みfaよりも小さい微調整のための周波数刻みfbの整数倍のうち、frと前記周波数n・faとの差に最も近い周波数m・fb(mは整数)を計算し、前記微速ベクトルの周波数と周波数m・fbとの差を取り出し、こうしてベクトル取り出し手段により得られたベクトルの周波数とfrとの差が求められる。
【0016】
以上の一連の計算は、図示しないパラメータ出力部にて計算される。なおこのように周波数差を取り出す調整工程を粗調整と微調整とに分ける場合には、ベクトルの周波数がfrに近付いてきたときに正確な周波数差を得ることができる利点や、周波数の検出の演算が簡単になるという利点などがある。この点は後述の図1、図2の実施の形態により明らかにされる。
【0017】
そして第1の周波数差取り出し手段30aにより取り出された周波数差に対応する電圧は帰還手段の一部をなす積分手段40aにより積分され、電圧制御発振器1の入力側に供給される。従って図15のループはPLLを形成しており、前記周波数差がゼロになったときにPLLがロックされ、電圧制御発振器1の出力周波数が設定周波数にロックされることになる。
【0018】
ところでこの第1の周波数差取り出し手段30aは、既述のようにベクトルの周波数をfrに一致させるために高い分解能を備えているが、周波数差を取り出し可能なレンジは比較的狭い。このため、図15に示した周波数シンセサイザは、周波数差が大きいとき、例えば運転開始時などには、第1の周波数差取り出し手段30aを動作させるのに十分な電圧が得られないので、言い換えれば電圧制御発振器1の出力周波数が小さいので、電圧制御発振器1への制御電圧が十分でない場合もある。このため、(1)運転開始初期には積分回路部を備えた制御電圧発生用の回路から制御電圧を発生させて電圧制御発振器1の出力周波数を引き上げる手法や、(2)前記第1の周波数差取り出し手段30aよりも分解能が低く、周波数差が大きくても制御電圧を出力可能なレンジを備えた引き込み用の第2の周波数差取り出し手段30bを設ける手法などが有利であると考えている。
【0019】
例えば図15に記載の周波数シンセサイザは(2)の手法を採用しており、第1の周波数差取り出し手段30aよりも分解能が低く、制御電圧を出力可能なレンジの広い第2の周波数差取り出し手段30bを備えている。そして運転開始時には、第2の周波数差取り出し手段30bより取り出された周波数差に対応する制御電圧が出力され、この制御電圧が積分手段40bにて積分されて電圧制御発振器1の制御電圧として与えられて、出力周波数が上昇する。
【0020】
そしてこの周波数が第1の周波数差取り出し手段30aのレンジ内に入った後は、予め計算された、電圧制御発振器1の出力周波数が設定周波数になったときのベクトルの周波数frと、ベクトル取り出し手段20にて取り出されたベクトルの周波数と、の差(周波数差)が小さくなってくる。そこで、第2の周波数差取り出し手段30b後段の積分手段40bの動作を止めて制御電圧を固定値とする一方で、第1の周波数差取り出し手段30aからの周波数差に対応する電圧を積分して電圧制御発振器1に制御電圧として加える。その結果電圧制御発振器1の出力周波数の上昇率も小さくなり、前記周波数差の積分値の上昇率も徐々に小さくなる。このため電圧制御発振器1の出力周波数の上昇の仕方が更に緩やかになり、それにつれて前記周波数差に対応する電圧の積分値の上昇の仕方もより緩やかになる。やがて前記出力周波数が設定周波数に落ち着き、PLLループがロックされることになる。
【0021】
実際には、設定周波数の大きさに応じて分周比を選択すればよいことから、ベクトルという発想を取り入れることにより、このように1段のPLLでありながら、広い周波数帯域に亘って細かな周波数設定を行うことができるのである。
【0022】
しかしながら図15に係わる周波数シンセサイザにおいては、分解能の異なる2つの周波数差取り出し手段30a、30bを用いていることから部品点数が多くなるという問題がある。後述のように各周波数差取り出し手段には、複数の乗算器や加算器が必要であり、実際には数万単位のゲートを備えたFPGA(Field Programmable Gate Array)を複数個組み込まなければならなくなってしまう。
【0023】
こうした問題を解決するため、本発明者は引き込み用の第2の周波数差取り出し手段30bを設けることなく運転開始時などの周波数引き込み動作を実行可能な周波数シンセサイザの構成を検討した。その結果、PLLの制御範囲に対応したレンジを持つ積分手段の出力が予め定めた設定範囲を超えて変動した場合には、その出力は設定範囲よりも大きな方向、小さな方向のいずれに変動したのかを検出し、この検出結果を利用することにより、分解能の低い周波数差取り出し手段を用いることなく引き込み動作を行うことが可能となった。以下、本実施の形態に係わる周波数シンセサイザの構成について詳細に説明する。
【0024】
図1は、本実施の形態に係わる周波数シンセサイザの概略構成を示しており、電圧制御発振器1→分周手段2→ベクトル取り出し手段20→周波数差取り出し手段30→積分手段40までのループの構成及び機能は、図15に記載の周波数シンセサイザと同様である。なお、図1の周波数差とりだし手段30及び積分手段40は、各々図15の第1の周波数差取り出し手段30a、積分手段40aに対応している。
【0025】
本実施の形態に係わる周波数シンセサイザは、運転開始時の引き込み動作を行う周波数引き込み手段として、積分手段40の後段に判断手段50と、この判断手段からの出力を積分して電圧制御発振器1に出力する積分手段51とを備えている点が、分解能の低い第2の周波数検出手段30bを用いて引き込みを行う既述の周波数シンセサイザと異なっている。以下、図2以降にてこのような構成を備えた周波数シンセサイザの具体的な構成例を説明する。
【0026】
電圧制御発振器1の後段に設けられた手段について順番に説明すると、2は例えばプログラマブルカウンタからなる分周器であり、この分周器2の分周比N(Nは整数)は後述のパラメータ出力部により決定される。分周器2の後段には、分周器2からの周波数信号である矩形波信号を正弦波信号に変換するための手段としてローパスフィルタ21が設けられている。
【0027】
図2中の3はA/D(アナログ/ディジタル)変換器であり、ローパスフィルタ21からの周波数信号である正弦波信号を基準クロック発生部31からのクロック信号によりサンプリングしてそのサンプリング値をディジタル信号として出力する。基準クロック発生部31は、前記周波数信号をサンプリングするために周波数の安定性が極めて高い周波数信号であるクロック信号を出力する。
【0028】
A/D変換器3で得られるディジタル信号で特定される高周波信号は基本波の他に高調波も含まれている。即ち高調波ひずみを有する正弦波をサンプリングする場合、その高調波成分が折り返しの影響を受けて、場合によっては周波数スペクトルにおける周波数軸上で基本波周波数と高調波の周波数とが重なる場合が想定される。そこでこのような重なりを避けて、電圧制御発振器1の出力周波数に正確に対応するベクトルを後で取り出す必要がある。
【0029】
一般に周波数f1の正弦波信号を周波数fsのクロック信号でサンプリングした場合、その取り込み結果の周波数f2は(1)式で表される。ただしmod(,)はmodulo関数を表している。
【0030】
f2=|mod(f1+fs/2,fs)−fs/2| ……(1)
この取り込み結果において、基本波周波数に対してn次の高調波の周波数はn×(基本波周波数)として表されるので、これをf2と置いて上記の(1)式に代入すれば、高調波がどのような周波数として取り込まれるかを計算することができる。この計算を用いることにより基本波の周波数と高調波の周波数とが重ならないように、分周器2からの高周波信号の周波数fcとサンプリング周波数(クロック信号の周波数)fsとを設定することができる。例えばベクトルが停止するときのfcが36MHzとなるように分周比Nを設定し、fsを40MHzに設定すると、A/D変換器3からのディジタル信号である出力信号で特定される周波数信号の基本波は4MHzの正弦波となる。なおfc/fsを9/10にすれば、基本波の周波数と高調波の周波数とが重ならないが、fc/fsはこの値に限られるものではない。
【0031】
A/D変換器3の後段には、キャリアリムーブ4が設けられている。このキャリアリムーブ4は、A/D変換器3からのディジタル信号により特定される正弦波信号に対して周波数がω0t/2π(角速度がω0t)の正弦波信号により直交検波を行い、A/D変換器3のディジタル信号により特定される周波数信号の周波数と検波に用いる正弦波信号の周波数との差の周波数で回転するベクトルを取り出す手段、より詳しくはこのベクトルを複素表示したときの実数部分及び虚数部分を取り出す、図1に記載のベクトル取り出し手段20に相当する。
【0032】
キャリアリムーブ4に関して詳述すると、キャリアリムーブ4は、図3に示すように前記正弦波信号に対してcos(ω0t)を掛け算する掛け算部41aと前記正弦波信号に対して−sin(ω0t)を掛け算する掛け算部41bと、掛け算部41a、41bの後段に夫々設けられたローパスフィルタ42a及び42bと、を備えている。従ってA/D変換器3で得られた正弦波信号をAcos(ω0t+θ)としたとき、掛け算部41aの出力及び掛け算部41bの出力は夫々(2)式及び(3)式により表される。
【0033】
Acos(ω0t+θ)・cos(ω0t)
=1/2・Acosθ+1/2{cos(2ω0t)・cosθ+sin(2ω0t)・sinθ}……(2)
Acos(ω0t+θ)・−sin(ω0t)
=1/2・Asinθ−1/2{sin(2ω0t)・cosθ+cos(2ω0t)・sinθ}……(3)
そこで掛け算部41aの出力及び掛け算部41bの出力を夫々ローパスフィルタ42a及び42bを通すことにより、2ω0tの周波数信号は除去されるので、結局ローパスフィルタ42a、42bからは夫々1/2・Acosθと1/2・Asinθとが取り出される。ローパスフィルタ42a、42bにおける実際のディジタル処理は、掛け算部41a、41bから出力される時系列データについて連続する複数個のデータ例えば6個のデータの移動平均を演算している。
【0034】
以上のことは、A/D変換器3で得られた正弦波信号の周波数と直交検波に用いる正弦波信号の周波数がなどしいときには、出力に時間関数が含まれないので、キャリアリムーブ4にて得られるベクトルは停止していることになる。一方Acos(ω0t+θ)で表される正弦波信号の周波数が変化すると、Acos(ω0t+θ)はAcos(ω0t+θ+ω1t)となる。従って1/2・Acosθは1/2・Acos(θ+ω1t)となり、1/2・Asinθは1/2・Asin(θ+ω1t)となる。即ち、ローパスフィルタ42a、42bから得られた出力は、正弦波信号[Acos(ω0t+θ)]の周波数の変化分(ω1t)に対応する信号、つまりA/D変換器3で得られた正弦波信号の周波数と直交検波に用いた正弦波信号の周波数との差分(ω1t/2π)の速度で回転するベクトルを複素表示したときの実数部分(I)及び虚数部分(Q)である。なお、この明細書では周波数と角速度とを使い分ける意義はないことから、両者を混在して用いることがある。
【0035】
図4はこのベクトルVを表した図であり、このベクトルVは長さがAであり、回転速度がω1t(=φ)である(周波数がω1t/2π)。この例では直交検波に用いた周波数は4MHzであり、A/D変換器3で得られた正弦波信号の周波数が4MHzであればベクトルの回転速度はゼロであるが、4MHzからずれていれば、そのずれた周波数差に応じた周波数(回転速度)で回転することになる。
【0036】
キャリアリムーブ4の後段には、逆ベクトル乗算部5が設けられている。この逆ベクトル乗算部5は、キャリアリムーブ4にて得られたベクトルVに対して、パラメータ出力部6にて作成された逆ベクトルV`を乗算するものである。この乗算は、直感的な表現を使えばベクトルVの速度を逆ベクトルV`の速度分だけ減速することになり、言い換えれば、ベクトルVの周波数と逆ベクトルV`の周波数との差で回転するベクトルを得ることになる。
【0037】
逆ベクトル乗算部5における演算について説明すると、キャリアリムーブ4及び逆ベクトル乗算部5は、コンピュータの演算により実行されるものであり、その演算のサンプリングにおいてあるタイミングのサンプリング例えばn回目のベクトルVのサンプリング値がI(n)+jQ(n)であったとすると、n回目の逆ベクトルV`のサンプリング値はI`(n)+jQ`(n)である。両ベクトルを乗算したベクトルI+jQは、{I(n)+jQ(n)}×{I`(n)+jQ`(n)}となる。この式を整理すると、(4)式となる。
I+jQ={I(n)・I`(n)−Q(n)・Q`(n)}+j{I(n)・Q`(n)+I`(n)・Q(n)} ……(4)
図5は、逆ベクトル乗算部5の構成を示しており、(4)式の演算を行っている。
逆ベクトルV`を発生するとは、実際には複素平面上におけるベクトルが逆回転するように当該ベクトルの実数部分及び虚数部分の値つまり逆ベクトルV`の位相をφ`とすると、cosφ`とsinφ`との値を発生させることである。図6は、ベクトルのcosφ`とsinφ`との組がベクトルの回転方向に沿って順番には配列されたI/Qテーブル60を示しており、パラメータ出力部6は、この例では前記I/Qテーブル60を備えていて、指示された電圧制御発振器1の設定周波数に応じて決定されるインクリメント数またはデクリメント数でI/Qテーブル60のアドレスを読み出し、逆ベクトル乗算部5に出力している。例えばアドレスを0番地からk番地までクロックの読み出しのタイミングにより1個づつ読み出すことによりベクトルVがある速度で回転し、インクリメント数を2にして1個おきにアドレスを読み出すと、ベクトルの速度が倍速になる。インクリメントして読み出すかデクリメントして読み出すかは、キャリアリムーブ4にて取り出されたベクトルVの回転方向により決めることができる。こうしてベクトルVに対して逆回転する逆ベクトルV`を生成することができる。
【0038】
図2におけるここまでのブロックについて、具体的な一連の演算に関して述べておく。電圧制御発振器1の出力周波数をfvcoとすると、分周器2にて分周された周波数はfvco/Nとなる。A/D変換部3では、周波数がfsのクロック信号によりサンプリングされるため、A/D変換部3にて得られたディジタル信号により特定される周波数信号の周波数は、fs−(fvco/N)となる。この例ではfsは40MHzであるから、40MHz−(fvco/N)となる。そしてキャリアリムーブ4における検波に用いられる正弦波信号の周波数(ω0t/2π)は4MHzとしているので、キャリアリムーブ4から取り出されるベクトルVの周波数は、40MHz−(fvco/N)−4MHzとなる。
【0039】
ところでこの発明は、電圧制御発振器1の出力周波数fvcoが設定周波数になったときにベクトルVの周波数と前記周波数frとの周波数差がゼロになるように制御される。もし(fvco/N)が36MHzであれば、ベクトルVは停止しているので(周波数がゼロであるので)、この場合は、逆ベクトルV`の周波数をゼロに設定することで、PLLがロックされ、電圧制御発振器1の出力周波数fvcoが設定周波数になる。しかしこのようなケースは1点しかないので、実際にはキャリアリムーブ4から取り出されるベクトルVはある速度で回転している。このため、ベクトルVを止めるための逆ベクトルV`を発生させることが必要になるのであるが、一連の計算はソフトウエアで行われることから、逆ベクトルV`を発生させるためのデータを格納するメモリ容量はできるだけ小さくしたいというのが、設計上の要請である。
【0040】
この観点からすると、電圧制御発振器1の設定周波数をfsetとすると、fset/Nができる限り36MHzに近い方が好ましく、この例では、パラメータ出力部6において、ユーザにより設定された所望の設定周波数fsetに対し、fset/Nが36MHzに最も近くなる整数を演算し、その整数を分周器2の分周比Nとしている。こうすることによってキャリアリムーブ4から取り出されたベクトルVを止めるための逆ベクトルV`の周波数は、4MHzよりも小さい値になり、逆ベクトルV`を発生させるためのデータ量が少なくて済む。
【0041】
ここで周波数の具体例を挙げると、電圧制御発振器1の設定周波数fsetを例えば520.0001MHzとすると、分周比Nは、例えばfset/36MHzに最も近い整数であるとした場合、N=14となる。この場合、電圧制御発振器の出力周波数が設定周波数fsetであるときの分周後の周波数は、fset/14=37.1428642857143MHzである。既述のように分周後の周波数が36MHzのときに、A/D変換部3にて得られるディジタル値により特定される周波数信号の周波数は、40MHz−36MHz=4MHzであり、4MHzの正弦波信号で直交検波を行うキャリアリムーブ4を通して得られるベクトルVの周波数は4MHz−4MHz=0、つまりベクトルVは停止することになる。従ってfset/14=37.1428642857143MHzの周波数信号がA/D変換部3にてディジタル化され、その周波数信号がキャリアリムーブ4に入力されて得られるベクトルVの周波数は、37.1428642857143MHz−36MHz=1.1428642857143MHzとなる。
【0042】
このような演算は、周波数シンセサイザに対して設定周波数を入力することにより、電圧制御発振器1を動作させる以前にパラメータ出力部6にて行われる。またパラメータ出力部6は、図示しないメモリを参照して、設定周波数に近い周波数が得られる電圧値を選択し、これにより電圧出力部11の出力電圧がその電圧値に向かって上昇することになる。そして分周比Nを14に設定し、また逆ベクトルV`の周波数を1.1428642857143MHzに設定すればA/D変換部3にて得られる周波数信号の周波数が1.1428642857143MHzとなるまで、電圧制御発振器1の出力周波数fvcoが上昇し、やがてベクトルVの周波数と逆ベクトルV`の周波数とが一致したときにPLLがロックされ、fvcoがfsetに収束する。
図7は、ベクトルVが逆ベクトルV`により逆回し処理が行われて停止した状態をイメージ的に示す図である。
【0043】
ところで上述の動作は、逆ベクトルV`だけに頼ってベクトルVを止める方式の場合の動作であり、この場合には、逆ベクトル乗算部5で得られたベクトルの周波数に対応する信号をループフィルタ8に入力すればよい。しかしながら、このような構成では逆ベクトルV`を発生させるためのデータ量がかなり多くなってしまう。このため図2に示す実施の形態では、逆ベクトルV`によりベクトルVの周波数をある程度まで減速し、残りの減速を後段の位相の時間差検出部71、加算部72及び位相差の累積加算部73の動作に任せている。言い換えれば、逆ベクトル乗算部5ではベクトルVの周波数の粗調整を行い、後段部位においてベクトルVの微調整を行うことで、ベクトルVを停止させている。
【0044】
ベクトルVの周波数の粗調整を行う逆ベクトルV`の周波数は、例えば152.587890625Hz刻みで設定できるようになっている。その理由は、40MHzにてデータをサンプリングする場合、逆ベクトルV`の位相のポイント数を2の18乗に設定すると、40MHz/2の18乗=152.587890625Hzとなるからである。つまりパラメータ出力部6では、最小粗調周波数(周波数刻みfa)が152.587890625Hzであり、上記のベクトルVの周波数である1142864.2857143Hz(1.1428642857143MHz)に対して周波数刻みfaを何倍したら最も近くなるかを計算する。
1142864.2857143Hz/152.587890625Hzに最も近い整数は7490であり、パラメータ出力部6はこの整数を求めることにより、電圧制御発振部1の出力周波数が設定値になったときの前記ベクトルVの周波数に最も近い周波数n・fa(nは整数)=7490・152.587890625Hz=1142883.30078125Hzを求める。
【0045】
そしてパラメータ出力部6は次の計算を行う。先ずベクトルVの周波数から、逆ベクトルV`により調整される周波数を差し引き、142864.2857143Hz−1142883.30078125Hz=19.0150669664145Hzを求める。
更に粗調整用の前記周波数刻みfaよりも小さい微調整のための周波数刻みfbこの例では周波数刻み1Hzの整数倍のうち、電圧制御発振部1の出力周波数が設定値になったときの前記ベクトルVの周波数と前記周波数n・faとの差である19.0150669664145Hzに最も近い周波数m・fb(mは整数)を計算する。この場合、fbは1Hzであるから、mは19となり、19Hz分の調整が逆ベクトル乗算部5の後段の部分により行われることになる。なおここでいう粗調整と微調整との用語は、この新方式の周波数シンセサイザの改良部分である帰還手段における、図1に示した判断手段50側の出力に基づく粗調整と、周波数差取り出し手段30側の出力に基づく微調整とは異なるものである。
【0046】
図2に戻って7は減数処理部、70はローパスフィルタ、71は位相の時間差検出部、72は第2の加算部、73は位相差の累積加算部、8はループフィルタ、80はD/A(ディジタル/アナログ)変換部である。
ベクトルVの回転は逆ベクトルV`により減速されているので、ベクトルVの周波数(速度)を簡単な近似式で求めることができる。図8に示すように複素平面上において、(n−1)番目のサンプリングにより求めたベクトルV(n−1)とn番目のサンプリングにより求めたベクトルV(n)=V(n−1)+ΔVとのなす角度Δφ、即ち両サンプリング時のベクトルVの位相差Δφは、ベクトルVの周波数がサンプリング周波数よりも十分に小さくかつθ=sinθとみなせる程度であれば、ΔVの長さとみなすことができる。
【0047】
ΔVを求める近似式について説明すると、先ず位相差Δφは(5)式で表される。なおimagは虚数部分、conj{V(n)}はV(n)の共役ベクトル、Kは定数である。
Δφ=K・imag[ΔV・conj{V(n)}] ……(5)
ここでI値(ベクトルVの実数部分)及びQ値(ベクトルVの虚数部分)についてn番目のサンプリングに対応する値を夫々I(n)及びQ(n)とすれば、ΔV及びconj{V(n)}は複素表示すると夫々(6)式及び(7)式で表される。
【0048】
ΔV=ΔI+jΔQ ……(6)
conj{V(n)}=I(n)−jQ(n) ……(7)
ただしΔIはI(n)−I(n−1)であり、ΔQはQ(n)−Q(n−1)である。(6)式及び(7)式を(5)式に代入して整理すると、Δφは(8)式で表されることになる。
【0049】
Δφ=ΔQ・I(n)−ΔI・Q(n) ……(8)
前記位相の時間差検出部71は、このように近似式を用いてΔφを求める機能を備えている。このΔφは、逆ベクトル乗算部5にて減速されたベクトルVの周波数に対応する値であるから、位相の時間差検出部71は、減速されたベクトルVの周波数を出力する手段(微速ベクトル検出手段)であるといえる。
【0050】
なおベクトルV(n−1)とV(n)とが求まればこの間の角度Δφを求める手法は種々の数学的手法を使うことができ、その一例として(5)式の近似式を挙げたに過ぎない。その数式としてはV(n)とV(n−1)の各終点を結ぶ線の中点と原点とを結ぶベクトルVOである{V(n)+V(n−1)}/2を用い、(5)式においてV(n)に代えてこのベクトルVOを代入してもよい。このような(5)式が近似できる理由は、VOとΔVとが直交しているとみなすことができ、このためΔVの長さは、VOを実軸と見たてたときのΔVの虚数値に相当すると取り扱えることができるからである。
【0051】
一方パラメータ出力部6は、ベクトルVの周波数微調整分である19Hzの値を計算により求めているため、位相の時間差検出部71にて検出されたベクトルVの周波数と微調整分の19Hzとが加算部72にて突合されて、ベクトルVの周波数と微調整分の19Hzとの差分が取り出され、位相差の累積加算部73に入力される。そして位相差の累積加算部73からの出力値はループフィルタ8に入力される。
【0052】
本発明は、図7に示したようにベクトルVを止める処理を行うが、この処理は図2の例ではいわば逆回しすることによるラフな停止処理と微速になったベクトルVを正確に止める処理とに分けており、後半の処理を位相の時間差検出部71と加算部72とに受け持たせていることになる。そして逆ベクトル乗算部5、位相の時間差検出部71及び第2の加算部72は、図1に示した周波数差取り出し手段30に相当する。なおこの例では、電圧制御発振器1の出力周波数が設定周波数よりも低いときには、つまり回転ベクトルの周波数が設定周波数よりも低いときには、位相の時間差検出部71の出力は負の値で出力されるので、この出力に−1を掛け算する掛け算部711を設けている。
【0053】
位相差の累積加算部73は、図9に示すようにあるサンプリング時における入力値をレジスタ73aに保持し、次のサンプリング時にそれまで保持されていた値を出力すると共に加算部73bに戻して入力値と加算し、その加算値をレジスタ73aに入力するように構成されている。
またループフィルタ8は、図1の積分手段40に相当し、図10に示すように入力値を累積加算部8aにて累積加算すると共に、加算部8bにてその累積加算値に入力値を加算するように構成されている。このループフィルタ8の出力電圧は、D/A変換部80にてアナログ電圧とされて、後述の周波数引き込み手段のD/A変換部からの出力電圧と結合器11にて加算されて電圧制御発振器1に制御電圧として入力される。ループフィルタ8は信号の変動を抑え、ループの安定化を図る役割も持っている。この例では、位相差の累積加算部73、ループフィルタ8及びD/A変換部80は帰還手段に相当する。
【0054】
電圧制御発振部1から周波数差取り出し手段及びループフィルタ8を経て電圧制御発振部1に戻るループはPLLを形成している。またA/D変換器3からループフィルタ8に至るまでの各部位は、FPGAなどのディジタル処理装置により構成される。
【0055】
ここで既述の引き込み動作に関し、本発明者は、位相の時間差検出部71の検出値とローパスフィルタ21の出力レベルとの関係を調べたところ、電圧制御発振器1の出力周波数が設定周波数になるポイントを中心とした所定の周波数領域から外れるとローパスフィルタ21のゲインが落ちてきてしまうことを把握している。これでは、電圧制御発振器1の出力周波数が温度特性などによりこの範囲以上に変化した場合には、制御系が追従しないので周波数を設定周波数に引き込めなくなってしまう。また装置の運転開始時には電圧制御発振部1には制御電圧が入力されていないので、周波数の引き込み範囲まで制御電圧を立ち上げる必要がある。
【0056】
そこで本実施の形態に係わる周波数シンセサイザは、周波数引き込み手段として、ループフィルタ8の出力が予め設定した範囲を外れているか否かを判断し、その判断結果に応じて電圧制御発振器1の出力周波数を調節するための定数を出力する判断手段50と、この判断手段50からの出力を積分して電圧制御発振器1へ出力する積分手段51とを備えている。また積分手段51の後段には、周波数シンセサイザの運転開始時において周波数引き込み手段を結合器11から切り離すためのスイッチ54と、運転開始時における電圧制御発振器1の初期電圧を入力する初期電圧入力手段である加算部53と、積分手段51及び加算部53からのディジタル信号を電圧制御発振器1の制御電圧(アナログ信号)に変換するD/A変換部52と、が設けられている。ここでスイッチ54の「オン/オフ」の切り替えは、スイッチ制御手段である動作制御部61により行われる。動作制御部61は、ループフィルタ8の出力を監視し、その出力がレンジの上限に張り付いた状態となったら、スイッチ54をオンにして周波数引き込み手段を結合器11に接続する機能を備えている。
【0057】
図11に示すように判断手段50は、ループフィルタ8からの出力が予め決めた設定範囲の上限値より大きいか否かを判断する第1のコンパレータ501と、前記設定範囲の下限値より小さいか否かを判断する第2のコンパレータ502と、第1、第2のコンパレータ501、502からの出力に応じて「+1」または「−1」いずれかの定数を示す信号を積分手段51に対して出力する定数出力回路503と、第1、第2のコンパレータ501、502のいずれか一方から出力があった場合に積分手段51にイネーブル信号を出力するイネーブル信号出力回路504と、を備えている。
【0058】
また積分手段51は、既述のイネーブル信号出力回路504からのイネーブル信号を受けて保持している信号を出力するレジスタ512と、このレジスタ512からの出力信号と定数出力回路503からの入力値とを加算してレジスタ512に格納する加算器511とから構成されている。
【0059】
ループフィルタ8からの出力と比較される設定範囲の上限値及び下限値は、例えばPLLの制御範囲に基づいて設定されている。例えばループフィルタ8からの出力信号が12bitである場合には、当該出力信号は「1〜212」のレンジ内で変化する。そこで、PLLループ単独で制御可能な範囲、即ち帰還手段を構成するループフィルタ8の出力の上限値と下限値との間の範囲(PLLの制御範囲)を示す当該レンジに対して安全率を考慮し、例えば当該レンジの「1/6〜5/6」の範囲に相当するように設定範囲を設けると、第1のコンパレータ501にて比較する上限値は「(212−1(=4095))・(5/6)≒3412」、第2のコンパレータ502にて比較する下限値は「(4095)・(1/6)≒683」となる。
【0060】
これにより、ループフィルタ8からの出力が前記上限値を上回った場合には、第1のコンパレータ501がオンとなって既述の定数出力回路503とイネーブル信号出力回路504とに信号が出力され、またループフィルタ8からの出力が前記下限値を下回った場合には第2のコンパレータ502がオンとなり、これら2つの回路503、504に信号が出力される。また、ループフィルタ8からの出力がこれら上限値、下限値の範囲内にある場合には、いずれのコンパレータ501、502からも信号は出力されない。
【0061】
定数出力回路503は、ループフィルタ8の出力が設定範囲よりも大きくなったときは(第1のコンパレータ501がオンとなったときには)第1の定数である正の定数、例えば「+1」を出力し、またループフィルタ8の出力が設定範囲よりも小さくなったときには(第2のコンパレータ502がオンとなったときには)第2の定数である負の定数、例えば「−1」を出力する機能を備えている。
【0062】
例えば第1のコンパレータ501から信号を受け取った場合には、例えば温度特性の変化などにより電圧制御発振器1の出力周波数がPLLの制御範囲を下回っており、電圧制御発振器1へ印加する電圧を更に大きくして周波数信号の周波数をさらに上げる必要がある。そこで定数出力回路503が第1のコンパレータ501から信号を受け取った場合には、電圧の調整方向及び単位調整量である第1の定数を示す信号「+1」を積分手段51に対して出力する。「+1」の信号は例えば正符号を示す信号「0」と単位調整量を示す信号「1」とからなる2bitの信号として出力する。
【0063】
一方、第2のコンパレータ502から信号を受け取った場合には、電圧制御発振器1の出力周波数がPLLの制御範囲を上回っており、電圧制御発振器1へ印加する電圧を更に小さくする必要がある。そこで定数出力回路503は、第2のコンパレータ502電圧の調整方向及び単位調整量である第2の定数を示す信号「−1」を積分手段51に対して出力する。「−1」の信号は例えば負符号を示す信号「1」と単位調整量(例えば1Hz)を示す信号「1」とからなる2bitの信号を出力する。
【0064】
以上に説明した構成を備えることにより、ループフィルタ8からの出力が予め定めた設定範囲を外れている場合には、当該範囲を上回る方向に外れたのか、下回る方向に外れたのかの判断を行い、この状態を解消するための信号を積分手段51に出力する。積分手段51は、イネーブル信号出力回路504からのイネーブル信号を受けて一つ前のサンプリングで得た値を出力すると共に、この出力値と今のサンプリングで得た値とを順次加算する。
【0065】
積分手段51からの出力は、図2に示すD/A変換部52にてアナログ電圧に変換され、加算手段である結合器11にてPLLループからの出力電圧と加算されて電圧制御発振器1に制御電圧として入力される。D/A変換器52は、PLLループ側のD/A変換器80よりもディジタル側のビット数が少なくなっており、入力信号に対して大きい周波数刻みで制御電圧を出力できるように構成されると共に、電圧制御発振器1の制御電圧の対応したレンジを備えている。
【0066】
次に図2に示した周波数シンセサイザ全体の動作について図12及び図13を参照しながら説明する。判断手段50及び積分手段51はハードウエアにより構成されるが、この部分の動作についても説明の便宜上、図12中のステップとして記載することとする。今、上述の具体例で挙げたように、電圧制御発振器1の設定周波数fsetを例えば520.0001MHzとして図示しない入力部から入力したとする(図12のステップS1)。このとき周波数引き込み手段(判断手段50、積分手段51)の後段のスイッチ54はオフとなっていて、周波数引き込み手段は結合器11から切り離されている。パラメータ出力部6は、電圧制御発振器1の設定周波数と供給電圧との関係を書き込んだテーブルを備えていて、このテーブルを用いて520.0001MHzに最も近く、且つ当該周波数よりも低い周波数を選択する。
【0067】
更にパラメータ出力部は、既述のようにしてfset/36MHzに最も近い整数である分周比N=14と、設定周波数が得られるときのベクトルVの周波数を粗調整量と微調整量とに分けたときの夫々の量と、を計算する。この場合、周波数の粗調整量つまり逆ベクトルの周波数である1142883.30078125Hzと第2の加算部72に入力する微調整量である逆回し処理後のベクトルの周波数19Hzとを計算する。
【0068】
そして周波数引き込み手段後段の加算部53に加算される初期電圧が設定周波数に見合った値として計算され、更に積分手段51の積分値がクリアされる(ステップS2、S3)。入力部からスタートの指示を入力すると、前記初期電圧が加算部53に加算されて電圧制御発振器1が立ち上げられ、図13(d)に示すように設定周波数よりも低い初期の出力周波数にて発振を開始する。ここで帰還手段(位相差の累積加算部73、ループフィルタ8)への入力値は下記の(9)式に対応しているので、この時点では正の値となっている。
{(電圧制御発振器1の出力周波数に対応するベクトルの回転速度)
−(設定周波数に対応するベクトルの回転速度)}×(−1)…(9)
このため当該入力値を積分した結果であるループフィルタ8の出力は、図13(a)に示すように急激に上昇して、「時刻t1」の時点にて出力レンジの上限に張り付いた状態となる。
【0069】
動作制御部61は、このループフィルタ8の出力を監視しており(ステップS4)、出力が出力レンジの上限に達したら(ステップS4;Y)、スイッチ54をオンにして周波数引き込み手段を結合器11に接続する(ステップS5)。そして判断手段50にて、ループフィルタ8からの出力、即ちPLLループから電圧制御発振器1への制御電圧の出力が設定範囲内か否かの判断が開始される(ステップS6)。
【0070】
既述のように「時刻t1」においては、ループフィルタ8の出力が出力レンジの上限に張り付いているので、判断手段51内ではループフィルタ8の出力(PLLループの制御電圧)が設定範囲よりも大きくなっているとの判断がなされ(ステップS8;Y)、図13(b)に示すように第1のコンパレータ501がオンとなって積分手段51へ向けて第1の定数「+1」が出力される。これにより積分手段51においては出力周波数を上げるための定数「+1」が積分され(ステップS9)、その積分結果がD/A変換部52、結合器11を介して電圧制御発振器1に入力される。
【0071】
そして、上述のステップS6;N→ステップS8;N→ステップS9の動作が繰り返されることにより、図13(d)に示すように電圧制御発振器1からの出力周波数は、初期出力の周波数から上昇していく。そしてこの出力周波数が「時刻t2」において設定周波数を超えると、帰還手段への入力値が負の値となるので、この値が積分されることによりループフィルタ8の出力は、レンジの上限に張り付いた状態から低下し始める(図13(a))。
【0072】
そしてループフィルタ8の出力が更に低下し、設定範囲内の値となると(図13(a))、第1のコンパレータ501がオフとなり(図13(b))、制御電圧が設定範囲内となったとの判断がされて(ステップS6;Y)、積分手段51の積分がオフとなる(ステップS7)。
【0073】
以降は、PLLの制御範囲内にてPLLループ単独の周波数制御が実行され、やがて「時刻t4」にて電圧制御発振器1からの出力周波数は設定周波数にて安定した状態となる。このPLLループ単独の制御は、制御電圧が設定範囲内となっている期間中は(ステップS6;Y)周波数引き込み手段の積分手段51をオフの状態としたまま継続されることとなる(ステップS7)。なお、シミュレーションでは、電圧制御発振器1の動作をスタートさせてから、電圧制御発振器1からの出力周波数は設定周波数にて安定した状態となるまでの時間はおよそ150msecであった。
【0074】
ところがPLLがロックした後であっても、電圧制御発振器1の出力周波数は温度特性などにより大きく変化する場合があり、こうした場合には周波数引き込み手段が稼動して、出力周波数を設定周波数に迅速に安定させる動作が行われる。例えば周波数シンセサイザ稼動中のある「時刻t5」にて電圧制御発振器1の周囲温度の変化などにより、出力周波数が上昇したとすると、帰還手段への入力値が負の値となり((9)式参照)、この値が積分されてループフィルタ8の出力は低下し始める。
【0075】
そして「時刻t6」にてループフィルタ8の出力が判断手段50内の第2のコンパレータ502の設定値を下回ると(図13(a)、図13(c))、制御電圧が設定範囲を外れたとの判断がなされ(ステップS6;N)、さらにこの制御電圧が設定範囲よりも小さいとの判断がされる(ステップS8;Y)。そして積分手段51では出力周波数を下げるための第2の定数「−1」が新たに積分され、積分結果がD/A変換部52、結合器11を介して電圧制御発振器1に出力される(ステップS10)。
【0076】
これらのステップS6;N→ステップS8;Y→ステップS10が繰り返されることにより、電圧制御発振器1からの出力周波数は低下を始め、やがて設定周波数を下回る(図13(d))。この結果、帰還手段への入力値が正の値となって((9)式参照)、この値が積分されてループフィルタ8の出力は上昇を始め(図13(a))、「時刻t7」にて第2のコンパレータ502に設定された下限値を上回る(同図)。そして制御電圧が制御範囲内となって(ステップS6;Y)、積分手段51の積分がオフとなり(ステップS7)周波数の引き込み動作を終える。後は「時刻t8」にて出力信号が設定周波数となり(図13(d))、この状態を維持する制御をPLLループ単独にて行う(ステップS6;Y→ステップS7)。なお、シミュレーションでは、「時刻t5〜t8」までの時間はおよそ100msecであった。
【0077】
また上記の説明とは反対に、出力周波数が低下する方向に電圧制御発振器1の特性が変化した場合であっても、ステップS6;N→ステップS8;N→ステップS9の動作を繰り返し、判断手段50、積分手段51より出力周波数を上げるための定数「+1」の新たな積分結果を出力する引き込みが行われる。この結果、図13(a)、図13(b)、図13(d)に示した「時刻t9〜t12」までの動作が進行してPLLループ単独での制御に戻ることとなる(ステップS6;Y→ステップS7)。なお、シミュレーションでは、「時刻t9〜t12」までの時間は出力周波数が上昇したケースと同程度であった。
【0078】
本発明に係わる実施の形態によれば以下の効果が得られる。既述の(9)式に対応する値を積分した積分値であるループフィルタ8の出力が、当該ループフィルタ8の出力の上限値と下限値との間の領域(制御範囲)よりも狭い範囲内に設定された設定範囲(この例では制御範囲を1とすると1/6〜5/6の範囲)から外れたときに、周波数引き込み手段(判断手段50、積分手段51)は、当該出力が設定範囲の上側に外れたのか下側に外れたのかについて判断し、その判断結果に応じて正または負の定数を積分してループフィルタ8の出力に加算するようにしている。
【0079】
従って例えば電圧制御発振器1の周囲温度の変化などにより制御電圧と出力周波数との対応関係が変化して、制御電圧であるループフィルタ8の出力が大きく変動しても、その出力の上限値あるいは下限値に行き着く前に周波数の引き込みが行われる。このため、ループフィルタ8の出力がPLLループの制御範囲を外れるおそれがなく、安定した出力周波数を得ることができる。
【0080】
そして、周波数シンセサイザの立ち上げ時には、別途周波数引き込み用の電圧を電圧制御発振器1に与えて電圧制御発振器1の出力周波数を設定周波数の近傍かつ、設定周波数よりも低い値にまで上昇させ、その後周波数引き込み手段を用いているので、周波数シンセサイザの立ち上げについて何ら支障がない。
【0081】
また、ループフィルタ8から出力が所定の範囲を外れているか否かといった簡単な判断の結果に基づいて周波数の引き込みをおこなっているので、例えば分解能の高いPLLループ内の周波数差取り出し手段30に加え、周波数引き込み用の分解能の低い周波数取り出し手段を設けて引き込みを行う場合などと比較して、回路構成が簡単となりゲート回路の使用点数が少なくて済み、製造コストの低減に貢献すると共に消費電力も少なくて済む。
【0082】
ここで周波数引き込み手段の積分手段51にて積分される値である第1の定数、第2の定数は、実施の形態中に示したように電圧制御発振器1の出力周波数を1Hz単位で調節する場合に限られない。例えば出力周波数を数Hz単位で調整する信号を第1の定数、第2の定数として出力するようにしてもよい。
【0083】
さらにまた、上述の実施の形態では第1の定数として「+1」を、第2の定数として「−1」を用いたが、定数としては例えば「+1」のみを用いてもよい。この場合は、例えば制御電圧が設定範囲よりも上側に外れたときには「+1」の積分値をループフィルタ8の出力に加算し、制御電圧が設定範囲よりも下側に外れたときには「+1」の積分値に「−1」を掛け算してからループフィルタ8の出力に加算するように周波数引き込み手段を構成してもよい。
【0084】
各コンパレータ501、502に設定する上限値、下限値は、ループフィルタ8の出力のレンジよりも狭い範囲に設定する場合に限定されない。例えばこれらの上限値、下限値をループフィルタ8の出力のレンジと一致させてもよい。この場合には、周波数引き込み手段はPLLの制御範囲を外れた場合に限って作動することとなる。なお本実施の形態は、分周器2の分周比が「N=1」の場合にも適用できる。この場合には、分周器2は存在しないことになる。
【図面の簡単な説明】
【0085】
【図1】本発明に係る周波数シンセサイザの基本構成を示すブロック図である。
【図2】本発明に係る周波数シンセサイザの実施の形態を示すブロック図である。
【図3】上記の実施の形態に用いられるキャリアリムーブを示す構成図である。
【図4】キャリアリムーブにて得られるベクトルを示す説明図である。
【図5】逆ベクトル乗算部の構成を示す構成図である。
【図6】パラメータ発生部において逆ベクトルを発生させるためのデータテーブルを示す説明図である。
【図7】キャリアリムーブで得られたベクトルと逆ベクトルとを周波数差取り出し手段により互いに乗算する様子を示す説明図である。
【図8】相前後するタイミングでサンプリングしたベクトルの位相差を示す説明図である。
【図9】図2のブロック図における位相差の累積加算部を示す構成図である。
【図10】図2のブロック図におけるループフィルタを示す構成図である。
【図11】図2のブロック図における判断手段及び積分手段を示す構成図である。
【図12】上記の実施の形態の作用を示すフローチャートである。
【図13】上記の実施の形態における作用を示すタイムチャートである。
【図14】従来の周波数シンセサイザの構成を示すブロック図である。
【図15】本発明の基礎となった周波数シンセサイザの基本構成を示すブロック図である。
【符号の説明】
【0086】
1 VCO(電圧制御発振器)
2 分周手段
3 A/D変換器
4 キャリアリムーブ
5 逆ベクトル乗算部
6 パラメータ出力部
7 減数処理部
8 ループフィルタ
50 判断手段
51 積分手段
71 位相の時間差検出手段
73 位相差の累積加算部
501 第1のコンパレータ
522 第2のコンパレータ
503 定数出力回路
504 イネーブル信号出力回路
【特許請求の範囲】
【請求項1】
供給された電圧に応じた周波数の周波数信号を発振する電圧制御発振部と、
この電圧制御発振部の出力周波数に対応する周波数の正弦波信号を基準クロック信号に基づいてサンプリングしてそのサンプリング値をディジタル信号として出力するアナログ/ディジタル変換部と、
このアナログ/ディジタル変換部からの出力信号に対応する周波数信号に対して、周波数がω0/2πの正弦波信号のディジタル信号による直交検波を行い、当該周波数信号の周波数とω0/2πとの周波数差に相当する周波数で回転するベクトルを複素表示したときの実数部分及び虚数部分を取り出すベクトル取り出し手段と、
前記電圧制御発振部の出力周波数が設定値になったときの前記ベクトルの周波数を計算するパラメータ出力部と、
前記ベクトルの周波数から前記パラメータ出力部にて計算された周波数を差し引いた差分を取り出す周波数差取り出し手段と、
この周波数差取り出し手段により取り出された周波数差に対応する電圧信号を積分してディジタル/アナログ変換部を介して制御電圧として前記電圧制御発振部に帰還する帰還手段と、
この帰還手段からの制御電圧が予め設定した設定範囲よりも大きい値となっている期間中は、前記電圧制御発振部の出力周波数を上昇させるための第1の定数を積分して第2のディジタル/アナログ変換部を介して周波数の引き込み用電圧として出力し、前記帰還手段からの制御電圧が、前記設定範囲よりも小さい値となっている期間中は、前記電圧制御発振部の出力周波数を低下させるための第2の定数を積分して第2のディジタル/アナログ変換部を介して周波数の引き込み用電圧として出力する周波数引き込み手段と、
前記帰還手段からの制御電圧と前記周波数引き込み手段からの引き込み用電圧とを加算して前記電圧制御発振部の制御電圧を出力する加算手段と、を備え、
電圧制御発振部、ベクトル取り出し手段、及び前記電圧信号を電圧制御発振部に帰還する帰還手段によりPLLが形成され、PLLがロックされたときに電圧制御発振部の出力周波数が設定周波数に調整されることを特徴とする周波数シンセサイザ。
【請求項2】
前記設定範囲は、前記帰還手段からの制御電圧の出力の上限値と下限値との間の範囲内にあることを特徴とする請求項1に記載の周波数シンセサイザ。
【請求項3】
さらに、前記加算手段に対して周波数引き込み手段を切り離し、または接続するスイッチ部と、
前記周波数引き込み手段からの引き込み用電圧の出力に替えて、前記電圧制御発振部の出力周波数が前記設定値よりも低くなる初期電圧を前記加算手段へと入力する初期電圧入力手段と、
周波数シンセサイザの運転開始時の、前記初期電圧入力手段から初期電圧が入力される前のタイミングで前記周波数引き込み手段を加算手段から切り離し、当該初期電圧入力手段から初期電圧が入力され、前記帰還手段から電圧制御発振部への制御電圧の出力が前記帰還手段からの制御電圧の出力の上限値を超えたタイミングで前記周波数引き込み手段を加算手段に接続するように前記スイッチ部を制御するスイッチ制御手段と、を備えたことを特徴とする請求項1または2に記載の周波数シンセサイザ。
【請求項1】
供給された電圧に応じた周波数の周波数信号を発振する電圧制御発振部と、
この電圧制御発振部の出力周波数に対応する周波数の正弦波信号を基準クロック信号に基づいてサンプリングしてそのサンプリング値をディジタル信号として出力するアナログ/ディジタル変換部と、
このアナログ/ディジタル変換部からの出力信号に対応する周波数信号に対して、周波数がω0/2πの正弦波信号のディジタル信号による直交検波を行い、当該周波数信号の周波数とω0/2πとの周波数差に相当する周波数で回転するベクトルを複素表示したときの実数部分及び虚数部分を取り出すベクトル取り出し手段と、
前記電圧制御発振部の出力周波数が設定値になったときの前記ベクトルの周波数を計算するパラメータ出力部と、
前記ベクトルの周波数から前記パラメータ出力部にて計算された周波数を差し引いた差分を取り出す周波数差取り出し手段と、
この周波数差取り出し手段により取り出された周波数差に対応する電圧信号を積分してディジタル/アナログ変換部を介して制御電圧として前記電圧制御発振部に帰還する帰還手段と、
この帰還手段からの制御電圧が予め設定した設定範囲よりも大きい値となっている期間中は、前記電圧制御発振部の出力周波数を上昇させるための第1の定数を積分して第2のディジタル/アナログ変換部を介して周波数の引き込み用電圧として出力し、前記帰還手段からの制御電圧が、前記設定範囲よりも小さい値となっている期間中は、前記電圧制御発振部の出力周波数を低下させるための第2の定数を積分して第2のディジタル/アナログ変換部を介して周波数の引き込み用電圧として出力する周波数引き込み手段と、
前記帰還手段からの制御電圧と前記周波数引き込み手段からの引き込み用電圧とを加算して前記電圧制御発振部の制御電圧を出力する加算手段と、を備え、
電圧制御発振部、ベクトル取り出し手段、及び前記電圧信号を電圧制御発振部に帰還する帰還手段によりPLLが形成され、PLLがロックされたときに電圧制御発振部の出力周波数が設定周波数に調整されることを特徴とする周波数シンセサイザ。
【請求項2】
前記設定範囲は、前記帰還手段からの制御電圧の出力の上限値と下限値との間の範囲内にあることを特徴とする請求項1に記載の周波数シンセサイザ。
【請求項3】
さらに、前記加算手段に対して周波数引き込み手段を切り離し、または接続するスイッチ部と、
前記周波数引き込み手段からの引き込み用電圧の出力に替えて、前記電圧制御発振部の出力周波数が前記設定値よりも低くなる初期電圧を前記加算手段へと入力する初期電圧入力手段と、
周波数シンセサイザの運転開始時の、前記初期電圧入力手段から初期電圧が入力される前のタイミングで前記周波数引き込み手段を加算手段から切り離し、当該初期電圧入力手段から初期電圧が入力され、前記帰還手段から電圧制御発振部への制御電圧の出力が前記帰還手段からの制御電圧の出力の上限値を超えたタイミングで前記周波数引き込み手段を加算手段に接続するように前記スイッチ部を制御するスイッチ制御手段と、を備えたことを特徴とする請求項1または2に記載の周波数シンセサイザ。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2009−219041(P2009−219041A)
【公開日】平成21年9月24日(2009.9.24)
【国際特許分類】
【出願番号】特願2008−63095(P2008−63095)
【出願日】平成20年3月12日(2008.3.12)
【出願人】(000232483)日本電波工業株式会社 (1,148)
【Fターム(参考)】
【公開日】平成21年9月24日(2009.9.24)
【国際特許分類】
【出願日】平成20年3月12日(2008.3.12)
【出願人】(000232483)日本電波工業株式会社 (1,148)
【Fターム(参考)】
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