【課題】少量のデータを電源瞬停に備えて記憶する簡単な回路構成の電源瞬停保護回路を提供する。
【解決手段】電源ＶＤＤの遮断で、キャパシタ２の電荷はＦＦ５とバッファ６に供給されると共に抵抗１を介して放電され、ノードＮ１の電位Ｖ１は徐々に低下する。また、キャパシタ４の電荷は抵抗３を介して放電されるが、抵抗３とキャパシタ４の時定数は、抵抗１とキャパシタ２の時定数よりも小さく設定されているので、ノードＮ２の電位低下はノードＮ１の電位低下よりも速い。電位Ｖ１がＦＦ５とバッファ６の動作可能な電圧で、かつ電位Ｖ２がバッファ６の閾値電圧を下回らない間に電源電位ＶＤＤが復旧すると、ＦＦ５に保持されているデータ信号ＤＩはそのままデータ信号ＤＯとして出力される。電源瞬停時間が長くなると、電位Ｖ２がバッファ６の閾値以下に低下してＦＦ５がリセットされ、データ信号ＤＯは“Ｌ”となる。 （もっと読む）

【課題】電圧値を繰り返し設定でき且つ電圧を発生する回路の面積を削減できる定電圧発生回路を提供する。
【解決手段】本発明による定電圧発生回路は、順次供給されるクロックパルスの数を積算して得られる積算値を表すデジタル信号を出力するカウンタ部と、当該デジタル信号に基づいてトリミング電圧を生成するトリミング電圧生成部と、当該トリミング電圧値が基準電圧値に達したか否かを判別する判別部と、当該判別部が当該トリミング電圧値の当該基準電圧値への到達を判別する時点までは当該カウンタ部への当該クロックパルスの供給を継続し当該時点以後は当該クロックパルスの供給を停止するクロック供給部と、を含む。 （もっと読む）

【課題】レイアウトを考慮することにより、同期式のカウンタ回路における出力信号のタイミングのずれを防止する。
【解決手段】Ｍ（例えば、４）個のＮ（例えば、４）ビット同期カウンタＢＬＫ１〜ＢＬＫ４を用いてＭ×Ｎビットのカウント値Ｑ０〜Ｑ１５を出力すると共に、このカウント値が所定Ｓ０〜Ｓ１５の値になったときに一致検出信号ＤＥＴを出力する一致検出回路３０を備えたカウンタ回路において、Ｍ個のＮビット同期カウンタＢＬＫ１〜ＢＬＫ４を隣接して平行に配置すると共に、この平行に配置されたＮビット同期カウンタＢＬＫ１〜ＢＬＫ４の端部に隣接して一致検出回路３０を配置する。 （もっと読む）

【課題】レギュレータ回路と当該レギュレータ回路から電源電圧を供給されて動作するＲＡＭなどの回路とが互いに異なる半導体チップに組み込まれている場合にも、半導体チップを低電源電圧、低消費電力で動作させることができる半導体集積回路装置を提供する。
【解決手段】本発明による半導体集積回路装置は少なくとも２つの半導体チップを含み、当該半導体チップの一方が、基準電位を生成してこれをリファレンス信号として出力する基準電位発生回路と、電源電圧の供給に応じて機能を発揮する機能回路とを含み、他方の半導体チップが、当該リファレンス信号を受け入れてこれに基づいて当該機能回路に当該電源電圧を供給するレギュレータ回路を含む。 （もっと読む）

【目的】通常動作時の悪影響を最小限にしつつ、異常電圧が電源端子や外部信号端子に印加された場合の破壊防止をなし得る半導体集積回路を提供する。
【構成】本発明はＣＭＯＳ構造を含む半導体集積回路であり、ＣＭＯＳ構造をなす一対のＣＭＯＳトランジスタを取り囲むガードコンタクトと電源供給端子との間に電源制限抵抗が挿入される。 （もっと読む）

【課題】半導体デバイスの製造工程における生産性の向上を図ることができる半導体デバイスの製造方法を提供することを目的としている。
【解決手段】準備したＳＯＩウエハに半導体機能素子及び前記ＳＯＩウエハを構成する支持基板に接続するための基板コンタクトを形成し、前記半導体機能素子上に形成した外部接続パッド同士が非接続となるように前記基板コンタクトと前記外部接続パッドと接続するパターンを形成し、前記外部接続パッド間の導電度を測定する半導体デバイスの製造方法。 （もっと読む）

【課題】読み出し要求と書き込み要求のタイミングに拘らず安定した動作が可能な調停回路を提供する。
【解決手段】読み出し要求信号ＲＲＱまたは書き込み要求信号ＷＲＱにより、所定のパルス幅のラッチ信号ＬＡＴを発生してラッチ１５，２５に与え、このラッチ信号ＬＡＴの時間内に発生した書き込み要求と読み出し要求をＦＦ１１，２１で取り込み、取り込んだ要求を、同一のタイミングでラッチ１５，２５から信号Ｓ１５、Ｓ２５として出力させる。これにより、ラッチ制御部４０からラッチ信号ＬＡＴが出力されている間に、近接した間隔で書き込み要求と読み出し要求があった場合でも、信号Ｓ１５，Ｓ２５のタイミングが一致するので、遅延部３０によって予め定められた優先順位に従って書き込み制御信号ＷＴまたは読み出し制御信号ＴＲを安定して出力することができる。 （もっと読む）

【課題】低消費電力化を行っても出力部のトランジスタを確実に動作させ、出力信号を確実に出力させる発振信号出力回路を提供する。
【解決手段】バイアス回路１１０からバイアス電圧を増幅部１３０、発振部１２０に印加して発振信号を出力し、発振信号の出力信号ＸＴＢを容量結合し、出力信号ＸＴＢをバイアス電圧でかさ上げし、出力信号ＸＴＰ、ＸＴＮを生成する。生成された出力信号ＸＴＰ、ＸＴＮを出力段１５０のＰＭＯＳトランジスタＭＰ４Ａ、ＮＭＯＳトランジスタＭＮ４Ａに入力し、稼動させる。出力信号ＸＴＰ、ＸＴＮの電圧が同時に下がれば、電圧が下がり、電流も下がるのでＨ側が出力され、出力信号ＸＴＰ、ＸＴＮの電圧が同時に上がれば、電圧が上がり、電流も上がるのでＬ側が出力される。従って、出力段１５０は大きな利得を得て確実に動作し、閾値電圧がばらついても、バイアス電圧が変化し、確実に出力信号を出力する。 （もっと読む）

【課題】起動期間が基準電流源の状態で決まるので、低消費電力で、且つ、安定した動作が期待できる。
【解決手段】ＮＭＯＳ４３のゲート電極とＮＭＯＳ３３，３４のゲート電極とが接続されているため、基準電流源３０に起動がかかると、ＮＭＯＳ３３，３４のゲート電圧が上昇する。ＮＭＯＳ４３では、そのゲート電圧のレベルにより、ドレイン電極・ソース電極間電圧を制御する（つまり、ＮＭＯＳ４３のゲート電圧のレベルで、ＮＭＯＳ３３，３４の状態をモニタしてしる。）。これにより、ノードＮ２１の電圧が制御（ＮＭＯＳ４３のゲート電圧が高くなると、ドレイン電極・ソース電極間電圧が下がってノードＮ２１の電圧が下がる。）し、ＮＭＯＳ４２がオフすることで、起動回路４０と基準電流源３０を切り離す。 （もっと読む）

【課題】シリアルアクセスメモリの面積の増加を抑制すると共に、書き込み時間の短縮と低電圧動作マージンの増加を可能とする。
【解決手段】メモリブロック１に対する読み書き時に、データ線ＣＬｉとこのデータ線ＣＬｉに対応するビット線対のビット線ＢＬｉの間を接続すると共に、データ線ＣＬｉ上のデータが“Ｈ”のときには、このデータ線に対応するビット線／ＢＬｉに“Ｌ”を与える転送部３Ａを設ける。これにより、ビット線ＢＬｉとビット線／ＢＬｉに、データ線ＣＬｉ上のデータに対応した相補的なデータが与えられるので、１本のデータ線ＣＬｉを使用してビット線対ＢＬｉ，／ＢＬｉに相補的なデータを与えることができる。従って、シリアルアクセスメモリの面積の増加が抑制さ、書き込み時間が短縮し、低電圧動作マージンが増加する。 （もっと読む）