不揮発性メモリデバイスのメモリ素子をプログラムするためのプログラミング電圧パルスの最大許容数を調整して、時間の経過につれて発生するメモリ素子の変動に対処する。１つ以上のメモリ素子がある検証レベルに到達するまでプログラミングパルスが印加され、その後は、所定の最大数の追加パルスが他のメモリ素子に印加されて、これらの素子も対応する目標閾値電圧レベルに到達される。この技法によって、メモリが繰り返し使用されるに連れ、時間経過とともに変動する可能性のある最大許容数のプログラミングパルスが適用される。
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リードフレームの１つのサイドからその反対側のサイドへと伸びる電気的リードを備え、リードフレームの第２サイドにおいて半導体ダイとの電気的接続が確立される半導体パッケージのためのリードフレームを開示する。半導体ダイは、リードフレーム上にまたがって伸長するリードによって支持される。パッケージは、パッケージの封止プロセスにおいて半導体のパッケージを強化し、かつ、電気的リードの露出を防ぐために、電気的リードに固着されたスペーサ層をさらに備えていてもよい。 （もっと読む）

半導体パッケージのための基板の表面に形成されるダミー回路パターンを開示する。ダミー回路パターンは、所望の負荷以上の負荷が線セグメントにおいて生じない長さに調節された直線セグメントを有する。ダミー回路パターンは、複数のライン、若しくは、例えば六辺形等の、互いに隣接あるいは離間する複数の多辺形によって形成される。ダミー回路パターンの一部は、ランダムに選択された向き、サイズ及び位置を有していてもよい。
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隣接するフローティングゲートに蓄積される電荷による電界の結合のために、不揮発性メモリセルのフローティングゲート上に蓄積される見かけの電荷のシフトが発生することがある。見かけの電荷のシフトは、見かけの閾値電圧を引き上げ、結果的にメモリセルの検出された伝導電流を引き下げることによって読み出しエラーにつながることがある。選択されたメモリセルに対する読み出しプロセスでは、１つ又は複数の隣接したメモリセルの状態を考慮に入れる。隣接するメモリセルが所定のプログラム状態のセットの１つ以上にある場合、選択されたメモリセルの見かけの伝導電流を上昇させるために補償電流を提供できる。プログラムされた隣接メモリセルのビットラインと選択されたメモリセルのビットラインの間で補償電流を誘発するために、プログラムされた隣接するメモリセルのビットラインに初期化電圧が与えられる。
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【課題】妨害を下げる方法の提示。
【解決手段】変位電流が非選択ワードライン内に生成され、アレイのビットラインに対する電圧レベルの変更時に結果として生じるこの変位電流により、結果的に妨害が発生する可能性がある。これらの電流を下げる手法が提示される。第１の局面では、ワードライン上で同時にプログラムされるセルの個数が減らされる。メモリセルアレイが複数のユニットから構成され、これらのユニットを組み合わせて、共通ワードラインを共用する平面に変える不揮発性メモリでは、同一平面内のユニットの同時プログラミングが回避される。複数ユニットの同時プログラミングは別個の平面に存在するように構成される。第２の相補的局面では、ビットラインに対する電圧レベルの変化の速度の調整が可能である。妨害周波数の監視を行うことにより、ビットライン・ドライバがビットライン電圧を変化させる変化の速度の調整を行う。 （もっと読む）

不揮発性記憶をプログラムするシステムであって、フレッシュ部分に対しては第１レベルである開始プログラミング電圧を設定し、メモリが繰返されるにつれてその開始プログラミング電圧を調整することによって、特性を改善する。例えば、システムは、第１の初期値を持つ増加するプログラム信号を用いて、第１の期間中に不揮発性記憶素子の集合をプログラミングし、その後に、第２の初期値を持つ増加するプログラム信号を用いて、第２の期間中に前記不揮発性記憶素子の集合をプログラミングする。第２の期間は第１の期間の後であり、第２の初期値が第１の初期値とは異なっている。
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集積回路パッケージ内に集積回路チップを積層する改良された方法を提供する。改良された方法は、集積回路パッケージ内の集積回路密度を増大することを可能にしつつ、得られる集積回路パッケージは薄く、かつ低プロファイルである。これら改良された方法は、特に集積回路パッケージ内で同一サイズ（かつしばしば同一機能）の集積回路チップを積層するために特に有用である。そのような集積回路パッケージの一例は、リードフレームの片側面または両側面上に積層された複数の類似のサイズのメモリ記憶集積回路チップを備える不揮発性メモリ集積回路パッケージである。
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リードを有する集積回路パッケージを積層する改良された装置および方法を提供する。一実施態様によれば、集積回路パッケージのリードは露出され、かつハンダボールが設けられており、その上に積層されている他の集積回路パッケージの対応するリードが電気的に接続され得る。積層の結果、基板に対して集積回路密度が向上するが、それにもかかわらず集積回路パッケージは、依然として全体的に薄く、低いプロファイルを有することができる。
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集積回路パッケージ内で集積回路ダイを積層化するための改良された技術が開示される。これらの改良された技術によれば、集積回路パッケージ内の集積回路ダイの積層化密度をより大きくすることができる。更に改良した積層化技術によれば、従来の接合技術を用いて種々の集積回路ダイを互いに、又は基板に電気的に接続することができる。これら改良された方法は、同じサイズ（多くの場合同じ機能）の集積回路ダイを集積回路パッケージ内に積層化するのに特に有用である。そのような集積回路パッケージの一例として、積層体内に配置される複数の類似したサイズのメモリ保存集積回路ダイを備えた不揮発性メモリ集積回路パッケージが挙げられる。
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非揮発性メモリシステムのメモリセルに印加する電圧条件を消去動作中に変更することによって、選択メモリセルの消去動作を、システム内の同時に消去されている他のメモリセルの消去動作と一致させる。変更された条件は、ＮＡＮＤストリング内の容量結合した電圧を補正できる。消去動作についてＮＡＮＤストリングをバイアスした後に、又、消去電圧パルスの印加を開始した後に、１又は複数の内部メモリセルのワードラインを浮遊させることができる。選択した内部ワードラインを浮遊させることで、結合しているセルのトンネル誘電領域に亘って生じたピーク消去電位が通常レベルから低下する。その結果、これらのセルの消去速度が遅速化して、これよりも遅いストリングの消去エンドメモリセルの消去速度と実質的に一致する。別個のワードラインをそれぞれ異なる時間に浮遊させて、異なるメモリセル消去動作を異なる分量で変化させることができる。
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