メモリセルをさらに正確にプログラムするために、不揮発性メモリセルのグループをプログラムする間に、一時的なロックアウトが実行される。メモリセルの閾値電圧がその目的の状態のレベルに到達したことが正しく検証された後に、グループの他のメモリセルのプログラミングを完了するために必要とされるプログラミング処理の追加の反復中に、閾値電圧が検証レベルより低い値に低下する可能性がある。メモリセルは、目標閾値電圧に到達したことが既に検証された後に、検証レベルを下回ったかどうかを判定するために（例えば各反復後に）、監視される。検証に合格し、その後の検証で不合格になったセルは、追加のプログラミングを受けることができる。例えば、対象のメモリセルのビットライン電圧は、その後の各プログラミングパルスによって達成されるプログラミングの量を減速、または、低減するために適切な高い電圧にセットされてよい。このようにして、検証から外れたメモリセルを、セルの過剰プログラミングの危険を冒すことなく、通常のプログラミングフローに戻すことができる。
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ＮＡＮＤ型フラッシュメモリデバイスは、独特の設計のブースタープレートを備えている。ブースタープレートは読み出し動作とプログラム動作中にバイアスされ、多くの場合、浮遊ゲートへの結合によって、ゲートに蓄積された電荷をプログラムまたは読み出すのに必要な電圧レベルが低下する。ブースタープレートは、浮遊ゲート間の好ましくない結合を遮断することもできる。自己昇圧モード、局所自己昇圧モード及び消去領域自己昇圧モードを独特のブースタープレートと共に用いることで、読み出し／書き込みの信頼性と正確さがさらに改善される。したがって、本発明によれば、よりコンパクトで信頼性の高いメモリデバイスを実現することが可能である。
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不揮発性記憶装置における読み出し外乱の形成を軽減するまたは除去するシステムを開示する。一実施形態では、記憶要素のチャネルの昇圧を解消するまたは最小化することによって読み出し外乱を防止しようとしている。例えば、１つの実施例では、読み出しプロセス中に、ＮＡＮＤストリングのソース側のチャネルが昇圧されるのを防止するまたは軽減している。ＮＡＮＤストリングのソース側のチャネルが昇圧されないので、読み出し外乱の少なくとも１つの形成が最小化されるかまたは発生しなくなる。
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【課題】 フラッシュＥＥＰＲＯＭシステムを提供する。
【解決手段】 本発明によるフラッシュＥＥＰＲＯＭシステムは、プロセッサ２１およびメモリシステムを含む。前記メモリシステムは、複数のセクタに分割された不揮発性フローティングゲートメモリセルのアレイ３３を含んでいる。前記セクタはそれぞれ１つのユニットとして同時に消去可能な前記メモリセルアレイの明確なグループを含むものである。個々のセクタ内にメモリセルの少なくとも１つのユーザデータ部と少なくとも１つのオーバーヘッド部を設け、少なくとも１つの磁気ディスクセクタを指定する形式のアドレスをプロセッサから受けることに応答して、前記少なくとも１つの磁気ディスクセクタに対応する少なくとも１つの不揮発性メモリセクタのアドレスを指定する。 （もっと読む）

不揮発性メモリセルの浮遊ゲート（または他の電荷蓄積素子）に蓄積される見かけ上の電荷がシフトすることはあり得ることであるが、これは、隣の浮遊ゲート（または他の隣接する電荷蓄積素子）に蓄積されている電荷によって電界が結合するからである。この問題がもっとも顕著に表れるのは、互いに異なった時間にプログラムされた隣接するメモリセルの集合間である。この結合を補償するために、所定のメモリセルに対する読み出しプロセスが隣のメモリセルがこの所定のメモリセルの後にプログラムされている場合には、読み出しプロセスを隣のメモリセルのプログラム状態を考慮して実行する。隣のメモリセルが所定のメモリセルの後にプログラムされているのか、前にプログラムされているのかを判定する技法を開示する。
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不揮発性メモリにおいて、プログラム検証の開始は適応的に設定され、これで、プログラミング時間が減少するようにする。１つの方式では、電圧閾値（Ｖ_ＴＨ）が第１のＶ_ＴＨ区分またはこれより高い、すなわち中間Ｖ_ＴＨ区分内となるように、不揮発性記憶素子を下位ページのデータに基づいてプログラムする。次いで、第１のＶ_ＴＨ区分の不揮発性記憶素子をそのままとするかまたは上位ページのデータに基づいて第２のＶ_ＴＨ区分にプログラムする。中間Ｖ_ＴＨ区分の不揮発性記憶素子を、第３と第４のＶ_ＴＨ区分にプログラムする。第３のＶ_ＴＨ区分にプログラムされた不揮発性記憶素子を特に特定して追跡する。第４のＶ_ＴＨ区分にプログラムされた不揮発性記憶素子の検証を、これらの特定された不揮発性記憶素子のうちの１つの素子が中間Ｖ_ＴＨ区分から第３のＶ_ＴＨ区分に遷移した後で開始する。
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不揮発性メモリ中のビット線間の結合による影響を解決する。抑止電圧を、プログラムすべき記憶素子（２２４）のビット線（２０２）に印加して、プログラム電圧の一部の期間におけるプログラミングを抑止する。次に、抑止電圧をプログラム電圧の期間中に解除して、プログラミングを実行する。ビット線（２０２、２０４）は互いに近いため、ビット線電圧の変化が選択されていない隣接するビット線（２０４）に結合し、隣接のビット線電圧が選択ゲートを開いて昇圧電圧を放電させるほど低下してしまう。これを防止するため、ビット線電圧が変化している間に選択ゲート電圧（Ｖ_ＳＧＤ）を一時的に調整して、選択されていないビット線上の選択ゲートに対するバイアスが選択ゲートを開くほど低下することを防止する。
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フラッシュメモリサブシステムがその中に組み込まれるシステム・オン・チップに結合された、フラッシュメモリを含むデジタルシステムが開示される。システム・オン・チップは、フラッシュメモリテスト装置などのホストシステムを接続することのできる、ユニバーサルシリアルバス（ＵＳＢ）やＩＥＥＥ１３９４インターフェースなどの標準外部インターフェースのサポートを含む。フラッシュメモリの初期化は、ホストシステムと組込みフラッシュメモリサブシステムコントローラの間の通信チャネルを開くことによって実施される。次いで、ホストシステムは、フラッシュメモリアレイのフォーマット、アプリケーションプログラムのロードなどのフラッシュメモリサブシステムの初期化を通信チャネルを介して実施することができる。
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自己整合式溝充填法を用いて、高密度集積回路のデバイスを絶縁する。深く狭い絶縁溝領域を、デバイス間の基板に形成する。この溝領域には、２つの溝部がある。第１の溝部は、第２の溝部上に存在し、誘電体を堆積させて充填される。第２の溝部は、誘電体を成長させて充填される。誘電体を成長させて下方の溝部を充填するのは、下部の誘電体の分布を均一にするためである。誘電体を堆積させて上方の溝部を充填するのは、上部の誘電体の分布を均一にするためであり、また、誘電体が例えばデバイスのチャネル領域に侵入するのを防止するためである。デバイスは、デバイス用に基板上に形成されている１つ以上の層を形成した後で基板をエッチングして溝領域を形成することによって、又は、エッチングの一部で溝を形成することによって製造することが可能である。これによって、絶縁溝領域間でデバイスのゲート領域とチャネル領域が確実に整合される。
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ＮＡＮＤタイプの不揮発性メモリが、抑止されたメモリ素子に対するプログラム外乱の発生率を減少させるようにプログラムされる。これは、プログラム外乱を低減するための昇圧により行われるが、ワード線の位置によっては昇圧による効果が減少してしまう。このため、メモリ素子をプログラムするワード線の順序を、上位のワード線が残りのワード線と異なる順序で最初にプログラムされるように調整する。加えて、上位のワード線に対して自己昇圧法を用い、これ以外のワード線に対しては消去領域自己昇圧法またはその変更法を用いることが可能である。さらに、第１のワード線と接続されている素子より後にプログラムされる不揮発性記憶素子に対しては、自己昇圧法を用いる前に、抑止されているメモリ素子のチャネルを予備充電してもよい。
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