【課題】不揮発性メモリの電源投入プロセスを効率的に行うことを可能にする。
【解決手段】本発明は、不揮発性メモリの電源投入プロセスを効率的に行うことを可能にするシステムおよび方法に関する。本発明のある局面によると、少なくとも１つの保留メモリ領域を含む不揮発性メモリを有するメモリシステムを利用する方法は、電力をメモリシステムに提供する工程と、不揮発性メモリを初期化する工程と、第１の署名を保留メモリ領域に書き込む工程とを含む。第１の署名はメモリシステムの初期化が成功したことを示すように構成される。ある実施形態において、この方法はまた、メモリシステムの電源切断プロセスを実行する工程と、電源切断プロセスが実行されたことを示す第２の署名を保留メモリ領域に書き込む工程とを含む。 （もっと読む）

【課題】欠陥ブロックとして識別される、潜在的に使用可能なブロックが予備ブロックとして用いられることを可能にする。
【解決手段】本発明は、不揮発性メモリ１２４内で欠陥があるとして識別された少なくとも１つの物理ブロックに試験を受けさせる工程であって、該試験は、欠陥がある物理ブロックが使用可能であるか否かを判定するように構成される、工程と、欠陥があるとして識別された該物理ブロックが該試験に合格した場合を判定する工程と、欠陥があるとして識別された該物理ブロックが該試験に合格したことが判定された場合、欠陥があるとして識別された該物理ブロックを使用可能な物理ブロックとして識別する工程とを包含する。 （もっと読む）

プログラム外乱を減少させるために、不揮発性記憶素子のチャネルブーストを改善する。プレチャージモジュール電圧源は、プログラミング処理中に、ビットラインのプレチャージに使用される。プレチャージモジュール電圧源は、チャネルをブーストするために、ビットラインを介して基板チャネルに結合する。ビットラインおよびチャネルへの導体部から電圧を電磁結合することによって、ブーストの追加源が得られる。これを実現するため、ビットラインを電圧源から切断することで、ビットラインおよびチャネルが一緒にフロートすることが許可される。導体部は、プレチャージ中の増加電圧を受け、かつ、ビットラインに隣接する、例ソースライン、電力供給ラインまたは基板ボディなどとすることができる。
（もっと読む）

【課題】静電放電から影響を受けず、しかも、製造組み立てが単純なカード製造方法、および、その結果得られるカードを提供する。
【解決手段】このカードには、静電放電に対して保護を施すための、回路基板の端面まで延伸する接地層および／または電源層が設けられるだけでなく、接地層および／または電源層の端面に空隙部も設けられ、製造中にカードをトリミングする際、変形した別の層の導電性セグメントとの短絡が防止される。 （もっと読む）

【課題】効率的にデータを書き込み、多状態メモリセルデータを読み出す方法および装置を提供する。
【解決手段】メモリシステムは、第１の記憶素子、データソース、第１のエレメント、第２のエレメントおよびリップルクロックを備える。上記データソースは、第１の記憶素子に格納する複数のビットを出力し、上記第１のエレメントは上記データソースから第１のビットを受け取り、さらに、第１のビットの計時も行って第２のバッファ用エレメントの中へ入れる。次いで、上記第１のエレメントは、第１のビットが第１のエレメントの中へ格納されているのとほぼ同じ間、複数のビットからなる第２のビットをデータソースから受け取る。上記リップルクロックにより、第１のエレメントと第２のエレメントへのアクセスが可能となり、これによって第１のビットと第２のビットのパイプライン化が可能となる。 （もっと読む）

プログラミングの間に発生する検証処理などの検出処理の間、プルダウン回路は、ビットライン電圧を不揮発性記憶デバイス内の調整されたソース電圧へ引く。記憶デバイスは、ビットラインと検出部に関連しているＮＡＮＤストリングと、共通ソースラインを備えていてもよい。ＮＡＮＤストリングの選択記憶素子が目的とされる状態へプログラムされると、まだ除外されていない他のＮＡＮＤストリングのために引き続いて行われる検証処理から、ビットラインが除外される。除外されたビットラインからまだ除外されていないビットラインへシステム電力バス（Ｖ_ＳＳ）ノイズが結合することを防止するために、プルダウン装置は、電圧が正の直流レベルに調整される、各々のビットラインおよび共通ソースラインに接続される。
（もっと読む）

不揮発性記憶システムは、ワードラインごとの制御が要求される複数の非選択ワードラインのための独立制御可能なドライバを、限定数有することで、ワードライン数よりも少ないワードラインドライバを備える。また、不揮発性記憶システムでは、その他のワードラインは共通ソースへ接続される。
（もっと読む）

隣接メモリセルを昇圧する干渉の影響を低減することができる、不揮発性記憶装置をプログラムするシステムを提案する。複数のメモリセルは、２以上のグループに分けられる。一例では、複数のメモリセルは、奇数および偶数メモリセルに分けられる。しかしながら、他のグループ分け方法も使用しうる。第１のトリガの前に、メモリセルの第１のグループが、メモリセルの第２のグループと一緒にプログラムされる。第１のトリガの後であって第２のトリガの前では、メモリセルの第１のグループが、メモリセルの第２のグループとは別にプログラムされる。第２のトリガの後では、メモリセルの第１のグループが、メモリセルの第２のグループと一緒にプログラムされる。両トリガの前と後では、メモリセルの第１のグループが、メモリセルの第２のグループと一緒に検証される。
（もっと読む）

不揮発性メモリの雑／高精度プログラミングが提供される。そのプログラミングでは、メモリセルは、それらの目標とする状態に対する雑検証レベルに到達するのに先立ってプログラミングの第１速度でプログラムされ、それらの目標とする状態に対する雑検証レベルに到達した後であって最終検証レベルに到達する前はプログラミングの第２速度でプログラムされる。小さいメモリセルに関する大きな閾値下スイングファクタは、特に、異なるセンシングの間でビットラインをプリチャージすることなく雑検証レベルにて計測した後に高精度検証レベルでセンシングするときに、センス動作の精度に影響する。雑検証レベルと最終検証レベルでのセンシングのときに異なる参照電位が用いられる。参照電位の差は雑レベルセンシングにおけるビットラインの放電による電圧低下を補償する。
（もっと読む）

複数の不揮発性記憶素子に書き込みを行うため、複数の書き込みパルスがそれらの不揮発性記憶素子の制御ゲート（または他の端子）に印加される。書き込みパルスは一定のパルス幅を有し、最大電圧に到達するまで大きさが増加する。その時点で、書き込みパルスの大きさが大きくなることが停止され、書き込みパルスの長さの異なる持続期間を提供するように、検証処理の合間に書き込みパルスが印加される。一実施形態では、例えば、パルスが最大値へ到達した後は、パルス幅が増加される。他の実施形態では、パルスが最大値へ到達した後は、複数の書き込みパルスが検証処理の合間に印加される。
（もっと読む）