エラーまたは破損したデータビットに対処するために十分な頻度であるが、メモリアクセスの邪魔やメモリセルに過度のストレスをかけない程度の頻度で、不揮発性記憶デバイスのデータをリフレッシュする技術を開示する。一実施形態は、デバイス内の複数の不揮発性記憶素子の第１グループに記憶されたデータのリフレッシュの実行を、前記第１グループ内のデータの状態に基づいて判定するステップと、デバイス内の複数の不揮発性記憶素子の第２グループがリフレッシュ処理を受けるべきである旨を、複数の不揮発性記憶素子の前記第１グループが最後にプログラムされたときに対して複数の不揮発性記憶素子の前記第２グループがいつ最後にプログラムされたかに基づいて判定するステップと、不揮発性記憶素子の前記第２グループに前記リフレッシュ処理を実行するステップと、を備える。
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検出増幅器が開示される。一実施形態は、検出装置（１０４）とその検出装置に接続される検出トランジスタ（２８７）を有する検出回路（１０６）である。検出トランジスタと検出装置に接続される第１スイッチ（２８８）が、検出トランジスタの閾値電圧の関数である第１電圧に検出装置を充電させる。少なくとも１つの第２スイッチ（２８２、２９３、２９１、２８９）が、検出装置と対象素子（１０）に接続されている。第２スイッチは、検出装置を対象素子に接続させて検出装置の第１電圧を変更するとともに、変更された第１電圧が検出トランジスタに印加される検出フェーズにおいて検出装置と対象素子を非接続にする。対象素子の状態は、前記変更された前記第１電圧が前記検出トランジスタに印加されるのに応答して前記検出トランジスタがターンオンするか否かに基づいて決定される。
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【課題】記憶エレメントを複数回読み出し、その結果を累積、平均化し、回路内のノイズの影響を低減する。
【解決手段】いくつかの技法の採用が可能であり、これらの技法の中には、コントローラによる平均化を実行する、記憶装置からコントローラへのデータの、各反復についての完全読出しおよび転送と，記憶装置による平均化を実行し、最終結果が得られるまではコントローラへのデータ転送を行わない、各反復についてのデータの完全読出しと，ある記憶エレメントが検知される状態を推定する知的アルゴリズムを用いて、完全読出しを回避するようにし、予めセットした状態情報を利用する、複数回のさらに高速の再読出しが後続する１回の完全読出しとが含まれる。システム特性に対応して、通常の動作モードとして上記技法を利用したり、例外的条件時にこの技法を呼び出したりすることも可能である。 （もっと読む）

不揮発性記憶素子の消去シーケンスは、ソフトプログラミング動作（９３０）が後に続く消去動作（９１０）を有する。消去動作は、消去レベルが満たされる（９２４）まで、例えば基板を介して、１つ又は複数の消去パルスを記憶素子に印加する（９２０）。消去パルスの数は、記憶素子が経験したプログラミング−消去サイクルの数の指標として、追跡調査され、記録される（９２６）。ソフトプログラミング動作（９３０）は、ソフトプログラミング検証レベルが満たされる（９５０）まで、ソフトプログラミングパルス（９４４）を記憶素子に印加する。消去パルスの数に基づいて、ソフトプログラミング動作時間は、消去パルス数の関数である特定数の初期ソフトプログラミングパルスに対する検証動作をスキップする（９４６）ことによって短縮される。また、開始振幅、ステップサイズ、又はパルス期間等のソフトプログラミング動作の特徴も最適化できる。
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【課題】パーティクルの発生を抑制する。
【解決手段】本発明の半導体製造装置１は、半導体基板に成膜処理を行うものであって、半導体基板への成膜処理が行われる本体部２と、出し入れ口を介して本体部２に搬入され若しくは出し入れ口を１８介して本体部２から搬出される半導体基板が待機する待機エリアを有する基板ロード／アンロード部３と、出し入れ口１８を開閉する開閉機構１６と、本体部２の気圧を検出する第１センサ２６と、基板ロード／アンロード部３の気圧を検出する第２センサ２９と、第１センサ２６および第２センサ２９からの情報に基づいて、開閉機構１６を制御する制御部２４とを備えたものである。 （もっと読む）

プログラミング技法は、プログラム外乱を回避するために阻止されたチャネルのクランプブースト電位を上昇させる選択ビットラインパターンを使用してプログラミングすることによって、不揮発性記憶素子のセットでのプログラム外乱を削減する。１つの態様では、隣接するビットラインの交互のペアを第１のセット及び第２のセットにグループ化する。二重プログラミングパルスが、選択されたワードラインに印加される。ビットラインの第１のセットは、第１のパルスの間にプログラミングされ、ビットラインの第２のセットは、第２のパルスの間にプログラミングされる。次に、全てのビットラインに検証動作が実行される。ある特定のビットラインが阻止されると、その隣接ビットラインの少なくとも１つも阻止され、その特定のビットラインのチャネルが十分にブーストされる。別の態様は、２ビットラインおきに別々にプログラミングする。修正されたレイアウトによって、ビットラインの隣接するペアは、奇数−偶数検出回路を使用して検出できる。
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多重プログラミング処理が複数の不揮発性記憶素子に対して実施される。プログラミング処理の各々は、プログラムパルスを用いて不揮発性記憶素子の少なくとも部分集合をそれぞれの組の目標状態にプログラムする働きをする。プログラミング処理の少なくとも部分集合は、それぞれのプログラミング処理に対する特定の結果を実現することに関連するプログラムパルスを識別することと、不揮発性記憶素子に関する１つまたは複数の代替結果の１つまたは複数の検出処理を実施することとを含む。所定数を超える不揮発性記憶素子が第１の代替結果を実現したと１つまたは複数の検出処理が判定した場合に、後続のプログラミング処理が第１の代替結果とプログラムパルスの識別とに基づいて調整される。所要数未満の不揮発性記憶素子が代替結果のいずれかを実現したと１つまたは複数の検出処理が判定した場合に、後続のプログラミング処理がプログラムパルスの識別に基づいて調整される。 （もっと読む）

マルチパスプログラミング方式がプログラム検証動作中にワードライン間方向の容量結合を用いて最適化される。検証中の選択ワードラインの隣接するワードラインに対する種々のプログラミングパスで、異なるパス電圧が使用される。特に、第２パスよりも第１パスで低いパス電圧が使用されうる。プログラミング処理は、ＷＬｎが第１パスでプログラムされ、続いてＷＬｎ＋１が第１パスでプログラムされ、続いてＷＬｎが第２パスでプログラムされ、続いてＷＬｎ＋１が第２パスでプログラムされる、ワードライン先読みまたはジグザグシーケンスを含んでいてもよい。初期のプログラミング処理は、記憶素子が中間状態および／または最高状態にプログラムされる第１パスの前に実施されてもよい。
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【課題】ダミーセル領域において、アクティブエリア上の容量カップリング比を大きくしてインターポリ絶縁膜にかかる電圧を低減できると共に、素子分離領域上の制御ゲートの窪みによって発生する制御ゲートの断線を防止することができる不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】アクティブエリアＤ１及び素子分離領域Ｄ１Ｓのラインアンドスペース（Ｌ&Ｓ）の周期性が崩れるメモリセル領域１１０の外側には、アクティブエリアＤ１より幅が広いアクティブエリアＤ２ａ、Ｄ２ｂと、アクティブエリアＤ２ａとＤ２ｂ間に配置された素子分離領域Ｄ２Ｓが形成されている。素子分離領域Ｄ２Ｓの上面は、浮遊ゲート１２Ｂの端部から素子分離領域Ｄ２Ｓの幅の途中まで浮遊ゲート１２Ｂの上面より低く形成され、前記途中から浮遊ゲート１２Ｃの端部まで浮遊ゲート１２Ｃの上面と同じ高さに形成されている。 （もっと読む）

データ状態に依存し、かつ任意で温度に依存する検出電流を検証動作及び読み出し動作中に提供することにより、不揮発性記憶装置における温度の影響が対処される。データ状態毎に異なる検出電流が提供され、その結果、異なるデータ状態を有する記憶素子に対して共通の温度係数が実現される。高い状態の温度係数は、低い状態の温度係数に下げることができる。検出中に、検出時間を調節して、選択された記憶素子が導電状態であるときに所望の検出電流を達成できる。一定の電圧トリップポイントが維持され得る。検出時間中に、選択された記憶素子が導電状態にあると、ビットライン及びＮＡＮＤストリングなどを介して事前に充電されたコンデンサが選択された記憶素子に放電する。放電レベルは、状態に依存し、かつ任意で温度に依存する参照電流と比較される電流に変換される。
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