【課題】テスト時間の増大を抑制し、スキャンチェーンの故障診断を容易化し故障箇所推定用の故障診断時間の短縮を図る。
【解決手段】スキャンチェーン上の故障の範囲を絞り込むシステムは、バイパステストモードでのテストパタンと、圧縮テストモードでのテストパタンの両方で故障候補スキャンＦＦを絞り込む手段２４と、圧縮テストモードとバイパステストモードでのスキャンチェーン構造の差異から圧縮テストモードにおける故障スキャンチェーンを特定して記憶部に記憶する手段２３と、バイパステストモードの故障候補の範囲を圧縮テストモードのスキャンＦＦの範囲に変換する手段２７と、圧縮テストモードのテストパタンを用いて故障候補を含むスキャンチェーンの故障シミュレーションを実行し、圧縮テストモードのテスト結果と照合し、照合結果を出力装置に出力する手段２５を備える。 （もっと読む）

【課題】スキャンテスト設計が施された機能ブロックと付加回路とを含む論理回路全体を故障診断を可能とし、診断処理時間を大幅に短縮可能とする装置、方法の提供。
【解決手段】論理回路内のスキャンフリップフロップで構成されるスキャンチェーンの構成情報、論理回路の設計情報を入力データ１として入力し、論理回路においてパラレル領域以外の回路部をシリアル領域として抽出することで、前記論理回路を前記パラレル領域とシリアル領域に分割する回路分割手段２と、正常回路における論理値を期待値として求める期待値計算手段３と、テストパタンに対する論理回路のテスト出力を入力データ１として入力し、テスト出力および、シリアル領域とパラレル領域の期待値を用いて、パラレル領域およびシリアル領域を故障診断し、出力部に出力する故障診断手段４とを備える。 （もっと読む）

【課題】完全に不定値許容性の非常に高スキャン圧縮なスキャンテストシステム及び技術を提供する。
【解決手段】スキャンテスト及びスキャン圧縮は、コストの低減及び高い出荷品品質を実現するうえで重要である。従来以上に複雑な設計における新しいタイプの故障には、高い圧縮が必要とされる。しかしながら、不定値（Ｘ）の密度が増加し効果的な圧縮を妨げる。スキャン圧縮の方法では、任意の密度の不定値について非常に高い圧縮及び完全な検出率が達成される。記載された技術は、テスト容易化設計（ＤＦＴ）及び自動テストパターン生成（ＡＴＰＧ）のフローに完全に組込むことができる。産業的な設計にこれらの技術を用いた結果、他の方法と比べて一定かつ予測可能な有利な点があることが分かった。 （もっと読む）

【課題】ＬｏｇｉｃＢＩＳＴの解析ＴＡＴを短縮する。
【解決手段】本発明による半導体集積回路は、複数のＭＩＳＲ回路Ｍ１、Ｍ２、Ｍ３と、複数のＭＩＳＲ回路Ｍ１、Ｍ２、Ｍ３に対応して接続される複数のスキャンチェーン群Ｆ１、Ｆ２、Ｆ３を具備する。第１モードにおいて、複数のＭＩＳＲ回路Ｍ１、Ｍ２、Ｍ３は、複数のスキャンチェーン群Ｆ１、Ｆ２、Ｆ３からの出力信号を圧縮演算する１つのＭＩＳＲ回路として機能し、第２モードにおいて、複数のＭＩＳＲ回路Ｍ１、Ｍ２、Ｍ３のそれぞれは、複数のスキャンチェーン群Ｆ１、Ｆ２、Ｆ３のそれぞれの出力を個別に圧縮演算するＭＩＳＲ回路として機能する。 （もっと読む）

【課題】故障箇所推定の精度低下を抑制すること。
【解決手段】故障診断装置１２は、半導体装置２０の故障仮定箇所に縮退故障を設定し、シミュレーションを実施する。故障診断装置１２は、シミュレーションにより得た圧縮器２６の出力信号と、テスト装置１１により観測した圧縮器２６の出力信号とを比較し、その比較結果に応じて圧縮器２７の入力信号を設定してシミュレーションを実施する。そして、故障診断装置１２は、シミュレーションにより得た圧縮器２７の出力信号と、テスト装置１１により観測した圧縮器２７の出力信号に基づいて、故障仮定箇所のスコアを算出する。 （もっと読む）

【課題】実動作周波数を用いて半導体集積回路をテストする際のテスト時間を短縮すること。
【解決手段】複数のテスト項目を含むテストにおけるテスト項目ごとの成否の判定結果について、所定数を単位とする複数のデータ群に組分けし、当該データ群内に判定結果がエラーを示すデータが含まれる場合、当該データ群内の全てのデータを当該エラー値に置換し、置換されたデータ群内の各データをシリアル出力する差分吸収部を備える半導体集積回路のテスト回路。 （もっと読む）

【課題】固定数の出力端子を用いて、複数の入力信号の中から故障の原因となる信号を特定して故障を診断すること。
【解決手段】第１の入力テスト信号と、当該第１の入力テスト信号の期待値である第１の期待値と、のいずれかを選択して出力する第１の選択回路と、第２の入力テスト信号と、第１の選択回路からの出力信号との一致判定結果を出力端子へ出力する第１の論理回路と、を有する第１の圧縮回路と、第１の選択回路により第１の入力テスト信号が選択された際の出力端子からの第１の出力結果がエラーを示す場合に、第１の選択回路に対して第１の期待値を選択させ、第１の出力結果がエラーを示すことに伴い第１の選択回路により第１の期待値が選択された際の出力端子からの第２の出力結果が正常を示す場合に、第１の入力テスト信号をエラーと特定し、第２の出力結果がエラーを示す場合に、第２の入力テスト信号をエラーと特定する選択制御回路とを備える。 （もっと読む）

【課題】必要な記憶部の容量を削減しつつ、検査対象回路の不具合を検知することができる。
【解決手段】画像生成回路１１は、画像処理回路１２に入力する入力画像データを生成する。メモリ１４は、画像処理回路１２が入力画像データの処理を行い出力する出力画像データが正常であるか否かを判定するための期待値データを記憶する。画像データ変換回路１３は、出力画像データを、期待値データの形式と同一の形式に変換し、比較用データとして出力する。比較回路１５は、比較用データと期待値データとが一致するか否かの比較を行う。検査結果通知回路１６は、比較回路１５が比較した結果に基づいて、画像処理回路１２が正常に動作しているか否かを通知する通知信号を生成する。 （もっと読む）

【課題】
組込み自己試験法によるテスト機構を備えた半導体集積回路において、診断テストパターン数を増加させずに故障検出率を向上させることができるプログラムを提供する。
【解決手段】
診断テストパターンとして発生した擬似乱数の各々で新たに検出される故障数が０又は、所定の基準値以下であるかを判定するステップと、テストグループに割り当てられた診断テストパターン発生回数の最後で発生した擬似乱数で新たに検出される故障数が任意の基準値以上であるかを判定するステップとから、パス数比でテストグループに割り当てられた診断テストパターン数を、故障の検出のし易さ（難易度）に応じて再配分することで診断テストパターン数を最適化し、故障検出率を向上させる。 （もっと読む）

【課題】本発明は、面積の増大を抑え、テストに必要なデータの増大も抑えることが可能なテスト応答解析回路を有する半導体集積回路及びそれを用いた遅延故障テスト方法を提供する。
【解決手段】本発明の一観点にかかる半導体集積回路は、複数のフリップフロップと、複数のフリップフロップのうち少なくとも二以上のフリップフロップに接続される選択回路と、選択回路に接続されるテスト応答解析回路と、を有する。この場合において、テスト応答解析回路は、ビットシーケンス信号の作成を行うことが好ましい。また、テスト応答解析回路は、シグネチャレジスタであることが好ましい。 （もっと読む）

【課題】完全に不定値許容性の非常に高スキャン圧縮なスキャンテストシステム及び技術を提供する。
【解決手段】スキャンテスト及びスキャン圧縮は、コストの低減及び高い出荷品品質を実現するうえで重要である。従来以上に複雑な設計における新しいタイプの故障には、高い圧縮が必要とされる。しかしながら、不定値（Ｘ）の密度が増加し効果的な圧縮を妨げる。スキャン圧縮の方法では、任意の密度の不定値について非常に高い圧縮及び完全な検出率が達成される。記載された技術は、テスト容易化設計（ＤＦＴ）及び自動テストパターン生成（ＡＴＰＧ）のフローに完全に組込むことができる。産業的な設計にこれらの技術を用いた結果、他の方法と比べて一定かつ予測可能な有利な点があることが分かった。 （もっと読む）

【課題】従来の半導体装置では、複数の被テスト回路からのテスト結果の読み出しに大きな労力が必要になる問題があった。
【解決手段】本発明にかかるテスト回路は、第１の被テスト回路１３ａがテスト命令に従って出力する第１のテスト結果信号Ｓ１と、第２の被テスト回路１３ｂがテスト命令に従って出力する第２のテスト結果信号Ｓ２と、を合成する合成回路１５と、第１のテスト結果信号Ｓ１に対して第２のテスト結果信号Ｓ２を遅延させるブロック間遅延生成回路１４と、合成回路１５が出力する合成テスト結果信号を所定のタイミング毎に保持するテスト結果保持回路１６と、を有するものである。 （もっと読む）

【課題】内部回路の入力ピンをそれより少ない半導体集積回路の外部ピンにマッピングし、かつ製造後の個々のチップの動作を検証するための試験を実動作速度で行うことができるようにする。
【解決手段】試験対象回路を動作させるクロックの供給・停止を制御するクロック制御部と、シリアル入力される試験パターンデータから試験対象回路に対してパラレルに供給する試験パターンを生成する信号発生部と、生成された試験パターンを蓄積する蓄積部とを有し、蓄積される試験パターンが所定のサイクル数分に達すると、クロック及び試験パターンを試験対象回路に供給するようにして、試験対象回路の入力ピンより少ない半導体集積回路の外部ピンを用いて、試験対象回路に試験パターンを供給し、試験対象回路を実動作速度で動作させ動作の検証を行えるようにする。 （もっと読む）

【課題】テスタなどのホスト側のコストを削減することができるとともに、ホスト側の構成を簡略化することが可能な半導体装置を提供すること。
【解決手段】乱数パターン発生器２１は、スキャンイン信号を生成して、スキャン化タイマ０（２２−１）と、スキャン化タイマ０（２２−１）と同一の機能を有するスキャン化タイマ１（２２−２）とに出力する。比較器２３は、スキャン化タイマ０（２２−１）から出力されるスキャンアウト信号と、スキャン化タイマ１（２２−２）から出力されるスキャンアウト信号とを比較し、比較結果をテストＩ／Ｆ３０に出力する。したがって、期待値およびスキャンアウト値を記憶する記憶部が不要となり、ホスト側のコストを削減することができるとともに、ホスト側の構成を簡略化することが可能になる。 （もっと読む）

【課題】それぞれ異なるクロック信号に基づいて検査データをシフトする複数のスキャンチェインを備え、それらを直列に接続してスキャンパス検査を行うことができる半導体集積回路装置を提供する。
【解決手段】第１の検査モードにおいては、スキャンチェインＳＣ１〜ＳＣｍの各々に検査データが供給され、第２の検査モードにおいては、直列接続されたスキャンチェインＳＣ１〜ＳＣｍの初段に検査データが供給される。第２の検査モードにおいて直列接続されたスキャンチェインに供給される検査データは、クロック信号の位相がずれたスキャンチェインの間においてもクロックサイクルの順序に従って順次にシフトするように、スキャンチェインの間をシフトする途中でデータ保持部２０により順次に保持される。 （もっと読む）

【課題】テストに必要なパタン発生器のクロック数の増加によりテスト時間が増加するのを回避する。
【解決手段】テスト対象回路（７００）と、上記テスト対象回路のスキャンを可能とするスキャンチェイン（６５０）と、上記スキャンチェインに供給されるテストパタンを形成するための第１乱数発生回路（１００）とを設ける。そして、上記第１乱数発生回路とは別個に設けられた第２乱数発生回路（２００）と、上記第２乱数発生回路によって発生される乱数を用いて上記第１乱数発生回路で発生される乱数を変化させるための乱数制御回路とを設ける。半導体装置のテストにおいて、スキャンチェインのクロックをパタン発生器のクロックの周期よりも長くする必要がないので、テストに必要なパタン発生器のクロック数の増加が回避され、それによりテスト時間が増加するのが回避される。 （もっと読む）

【課題】複数キャプチャＤＦＴ技法を実施する改良された複数キャプチャＤＦＴシステムを提供する。
【解決手段】シフト動作中に、Ｎ個の擬似乱数または所定の試験信号１０９、１１２、１１５、１１８を生成し、集積回路または回路アセンブリ内のＮ個のクロックドメイン（ＣＤ１、ＣＤ２、ＣＤ３、ＣＤ４）内のすべての走査セルにロードし、キャプチャ動作中にＮ個のクロックドメイン内のすべての走査セルにキャプチャクロック（ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４）の順序付きシーケンスを印加し、コンパクト／比較動作中に分析のためにすべての走査セルのＮ個の出力応答１１０、１１３、１１６、１１９をコンパクト化または比較し、Ｎ個のクロックドメイン（ＣＤ１、ＣＤ２、ＣＤ３、ＣＤ４）内の故障および２つのクロックドメインにまたがる（ＣＣＤ１、ＣＣＤ２、ＣＣＤ３、ＣＣＤ４）故障を検出するか突き止める。 （もっと読む）

【課題】 スキャンテストを用いたテストでは、瞬間的にチップ全体の活性化率が非常に高くなるため、想定外の電源の電圧降下が発生し、正しいテスト結果を得ることが出来ない。
【解決手段】 ＬＳＩ内部においてクロックツリー系統毎に形成されるスキャンチェーン群に対して、１系統のクロックツリーのクロック供給領域を複数に分割したクロック分配領域をまたがず、分配領域内において接続距離が短くなるように再接続処理を行ったスキャンチェーン群構造と、前記各分配領域への入力テストクロックを独立なサブクロック相としたテストクロック入力機構と、各分配領域への入力クロックのオン/オフ機構を実現し、同時に行われるスキャンイン/アウトとスキャンテストを１領域内または１領域間に限定して実施し、複数回のテストステップで各領域および各領域間全てのテストを行う手法を用いる。 （もっと読む）

【課題】被テスト回路としての論理回路のシミュレーション検証を高速に実行する。
【解決手段】被テスト回路である論理回路４をテストするＢＩＳＴ回路３には、制御回路１１、テストパターン発生回路１２、第１のパターン生成回路１３、第２のパターン生成回路１４、信号圧縮パターン生成回路１５、及び故障検出解析回路１６が設けられる。テストパターン発生回路１２で生成された論理回路４に対するテストパターンは、第１のテストパターン生成回路１３でＰＬＳ用入力テストパターンを対応するスキャンフリップフロップに強制的に割り付けされる。割り付けられたテストパターンは、連動シミュレータ部５でディレイ付きのシミュレーションが実行される。第２のテストパターン生成回路１４で取り込まれたディレイ付きのシミュレーション結果は、対応するスキャンフリップフロップに期待値付きＰＬＳ用テストパターンとして強制的に割り付けされる。 （もっと読む）

【課題】スキャンパターンを圧縮する技術として、複数本のスキャンチェーンを排他的論理和でまとめて、スキャンパス長を短くする技術がある。しかし、スキャンフリップフロップに対する期待値が不定値Ｘである場合、Ｘが排他的論理和に入力されないようにマスクする方法で対処しているが、スキャンステップ数が増大し、スキャンチェーンを排他的論理和でまとめてスキャンパス長を短くした効果が薄れてしまう。
【解決手段】ＬＳＩテストを行うための複数のスキャンパスＳＰと、複数のスキャンパスからの出力応答を圧縮する出力応答圧縮器２０と、複数のスキャンパスそれぞれの初段のスキャンフリップフロップＳＦの入力側と、テストパターンの生成において不定値を発生する不定値発生源１との間に挿入され、不定値発生源からの不定値の伝播の遮断を制御する不定値伝播防止回路２とを備える。これにより、期待値Ｘの発生を防止でき、圧縮率の低下を回避する。 （もっと読む）