【課題】電子機器におけるパケットエラー率を試験する方法及びシステムを提供する。
【解決手段】試験器１０４からＤＵＴ１０２に一連のデータパケット２０１を送信し、事前定義される受信エラーフリーデータパケットの数を設定し、一連のデータパケット２０１からＤＵＴ１０２でエラーなしに受信されたデータパケット２０１の数が事前定義される受信エラーフリーデータパケットの数と等しいか評価し、一連のデータパケット２０１からＤＵＴ１０２でエラーなしに受信されたデータパケット２０１の数が事前定義される受信エラーフリーデータパケットの数と等しくないとき正常動作のＤＵＴ１０２でゼロの受信パケットエラーを生成することが既知の電力レベルで試験器１０４からＤＵＴ１０２に追加データパケットを送信して、電子機器におけるパケットエラー率を試験する。 （もっと読む）

【課題】コンデンサの実装・非実装の判別と共に、非実装のときには非実装のコンデンサが実装されるべき位置を判別する。
【解決手段】導体パターン１１，１２上の測定点Ｐ１，Ｐ２間のインピーダンスの周波数特性を測定する測定部２と、コンデンサ２１〜２３が正常に実装された状態での周波数特性に現れる各共振周波数ｆ１〜ｆ３毎に、共振周波数ｆ１〜ｆ３を含む判定範囲ｆｒ１〜ｆｒ３と共振周波数ｆ１〜ｆ３に対応するコンデンサ２１，２２，２３とを対応付ける基準データＤ２が記憶された記憶部３と、コンデンサ２１〜２３の実装状態が未知の導体パターン１１，１２についての周波数特性を測定部２に測定させ、この周波数特性に現れている共振周波数と基準データＤ２の各判定範囲ｆｒ１〜ｆｒ３とを比較して、共振周波数を含まない判定範囲ｆｒ１〜ｆｒ３に対応付けられたコンデンサが非実装状態であると判別する処理部４とを備えている。 （もっと読む）

試験装置ＴＤによってセキュアドチップＳＣへのアクセスを認証する方法。試験装置は少なくとも１つの共通鍵ＣＫ及び１つの試験鍵ＴＫを格納し、セキュアドチップＳＣは同じ共通鍵ＣＫ及び試験鍵ＴＫへの暗号関数の適用から生じる基準ダイジェストＦ（ＴＫ）を格納する。本方法は、試験装置ＴＤによって、セキュアドチップＳＣにより生成されたチャレンジＲを受信するステップと、試験装置ＴＤによって、双方向数値演算（ｏｐ）を適用することにより、受信されたチャレンジＲを試験鍵ＴＫと組み合わせ、共通鍵ＣＫでその結果（ＴＫ ｏｐ Ｒ）を暗号化し、暗号ＣＫ（ＴＫ ｏｐ Ｒ）を得るステップと、暗号ＣＫ（ＴＫ ｏｐ Ｒ）をセキュアドチップＳＣに送信するステップと、セキュアドチップＳＣによって、共通鍵ＣＫで暗号ＣＫ（ＴＫ ｏｐ Ｒ）を解読し、チャレンジＲで、試験装置ＴＤによって以前に用いられた数値演算（ｏｐ）の逆演算（ｏｐ−１）を適用することによって、試験鍵ＴＫを表すイメージ鍵ＴＫ′を得るステップと、暗号一方向性関数でイメージ鍵ＴＫ′の予想されるダイジェストＦ（ＴＫ′）を算出するステップと、予想されたダイジェストＦ（ＴＫ′）を基準ダイジェストＦ（ＴＫ）と比較することによって有効性を確認するステップと、イメージ鍵ＴＫ′のダイジェストＦ（ＴＫ′）と基準ダイジェストＦ（ＴＫ）の比較の結果がポジティブである場合には、試験装置ＴＤによって、試験モードでセキュアドチップＳＣにアクセスするステップと、を含む。 （もっと読む）

【課題】検査用コネクタの有効活用を図ることで、不具合を生じさせることなく回路基板に実装される電子部品を削減し、更なる小型化を達成することが可能な回路ユニットおよび電子機器を提供することを目的とする。
【解決手段】本発明にかかる回路ユニットの構成は、回路基板１４０と、回路基板に接続されるフレキシブルケーブル１２０と、を備える回路ユニットであって、回路基板は、フレキシブルケーブルとの接続面に、当該回路ユニット製造時の信号入出力検査に用いられる検査用コネクタ１５２を有し、フレキシブルケーブルは、検査用コネクタに接続される接続部１２４を有することを特徴とする。 （もっと読む）

【課題】効率的なウェハプローブテストが可能なプローブ装置及び処理装置の提供。
【解決手段】プローブ装置２００は複数の測定ステージ２２０とプローブカードを識別するための第１の識別子を複数のプローブカードから読み取る情報読み取り部２６０と測定ステージを識別するための第２の識別子が記憶された第１の記憶手段と第１の記憶手段から第２の識別子を読み取る情報読み取り部２６０と読み取った第１第２の識別子が対応付けられて記憶される測定ステージＩＤ記憶部２１２と搬送アーム２３０で測定ステージへ搬送された半導体ウェハに第１の検査を行う手段と処理装置から測定ステージの不使用を示す情報と第１及びまたは第２の識別子が対応付けられたステージ情報を受信する情報送受信部２７０と受信したステージ情報に基づいて、測定ステージへ半導体ウェハを搬送する搬送アーム２３０と搬送された半導体ウェハに第２の検査を行う手段を具備する。 （もっと読む）

【課題】検査の結果得られる詳細な内容を確実且つ簡易に回収して後日活用する。
【解決手段】外部装置を接続するためのＵＳＢ−Ｉ／Ｆ32及びＵＳＢコネクタ36と、ＵＳＢコネクタ36に当該機器の機種に対応した特定の検査用プログラムを記憶した外部メモリ装置(40)が接続されたことを判断し、その判断時に外部メモリ装置(40)から検査用プログラムを読出し、読出した検査用プログラムを実行して検査結果データと当該機器個体の誤差を補正するキャリブレーションデータとを取得し、取得した検査結果データとキャリブレーションデータとを関連付けてデータファイル化し、ＵＳＢコネクタ36を介して外部メモリ装置(40)に転送して記憶させるＣＰＵ28及びプログラムメモリ29とを備える。 （もっと読む）

【課題】電子デバイスの劣化を精度よく解析し、かつ、電子デバイスを精度よく識別する。
【解決手段】電子デバイスの実動作時に動作する実動作回路と、電子デバイスの試験時に動作する第３のテスト用回路及び第２のテスト用回路と、電子デバイスの実動作時に、第２のテスト用回路に電源電圧が印加されない状態を維持して、実動作回路及び第３のテスト用回路に電源電圧を印加し、電子デバイスの識別時に、第２のテスト用回路に電源電圧を印加する電源部とを備える電子デバイスを提供する。第２および第３のテスト用回路は、電気的に並列に設けられた複数のテスト用素子と、電子デバイスの試験時において、それぞれのテスト用素子を順次オン状態に制御する選択部と、選択部が順次オン状態に制御したテスト用素子のそれぞれの端子電圧を、電子デバイスの識別情報として出力する識別情報出力部とを有してよい。 （もっと読む）

【課題】半導体装置の検査工程及び検査内容が簡略化された検査を行う半導体装置検査方法を提供すること。
【解決手段】半導体装置検査方法は、ウエハを検査する第１のウエハ検査工程と、ウエハをバーンインするバーンイン工程と、第１のウエハ検査工程で得られた検査データに基づいて、ウエハを再び検査するか否かを判定する第１の判定工程と、第１の判定工程での判定結果に応じて、バーンインされたウエハを再び検査する第２のウエハ検査工程と、ウエハから得られたチップをパッケージングしたパッケージ品を検査する第１のパッケージ品検査工程と、第１のパッケージ品検査工程で得られた検査データに基づいて、パッケージ品を再び検査するか否かを判定する第２の判定工程と、第２の判定工程での判定結果に応じて、パッケージ品を再び検査する第２のパッケージ品検査工程とを有する。 （もっと読む）

【課題】試験結果間の関係を推測する単純な方法を提供すること。
【解決手段】試験結果間の関係を推測する方法であって、１）多数の被試験デバイス（ＤＵＴ）に関する試験を行う試験装置から順次試験データを受信し、２）ＤＵＴ識別子を受信すると、前記ＤＵＴ識別子のうちの１つによって識別されるＤＵＴに対するデータ構造が存在するかどうかを判断し、３）前記データ構造が存在しないと判断した場合に、前記データ構造を作成し、ｉ）前記ＤＵＴ識別子のうちの１つに関連する任意の試験結果をｉｉ）前記データ構造に関連づけ、４）前記データ構造が存在すると判断した場合に、前記データ構造の子として子データ構造を作成し、ｉ）前記ＤＵＴ識別子のうちの１つに関連する任意の試験結果をｉｉ）前記子データ構造に関連づけ、前記子データ構造からは、それに関連する前記試験結果が再試験結果であることが推測される。 （もっと読む）

【課題】複数のチップが同一のパッケージに搭載されたマルチチップパッケージにおいて、任意のチップがリセットしたことを他のチップが簡易な構成で検出可能なリセット検出装置を提供すること。
【解決手段】第１リセット検出回路Ａ２は、リセット検出線ＡＲの電位が第２チップリセット電位を超えた場合に、第２チップがリセットされたことを検出する。また、第２リセット検出回路Ｂ２は、リセット検出線ＢＲの電位が第１チップリセット電位を超えた場合に、第１チップがリセットされたことを検出する。これにより、任意のチップがリセットされたことを他のチップへ通知するリセット通知線を各チップ毎に設けたり、各チップがリセットされたか否かを監視する監視用のチップを新たに設けなくとも、任意のチップがリセットされたことを他のチップが検出でき、設計面およびコスト面からも好ましい。 （もっと読む）

【課題】 ＰＣＢ、ＰＷＢの回路設計におけるデザインルールチェックに際し、作業の負担を軽減し、適切な電気的チェックを行う。
【解決手段】 回路デザインでのシンボルに電気情報を付加するにあたり、各入出力ピンに対して供給電源ピンを指定する手段と、上記供給電源ピンの指定に基づき、その供給電圧から各ピンのＩ／Ｆ電圧を特定する手段と、接続されるピンの上記Ｉ／Ｆ電圧を比較することにより接続違反の可否を判断する手段とを備え、使用する電源に合わせて各シンボルのピンの電気的な値を変更せずに、部品間の接続違反を検出する。 （もっと読む）

【課題】 テスト内容や、本体回路のロムコード、電気的特性等がわかってしまうことのないテスト回路の構成方法を提示する。本体回路の秘密保持が可能となり、信頼性も高まる。
【解決手段】 本体回路が構成された本体チップとは別に、テスト信号の入力およびテスト結果の出力を行う一つのテスト端子と、前記本体回路をリセットするとともにそのときに入力されたテスト信号の論理レベルに応答してテスト回路制御ユニットを初期化して周辺ユニットをテスト状態にセットするテスト状態セット手段とを有し、前記テスト端子を介して入力されたテストコマンドによりテストを行い、それにより得られたテスト結果のデータを前記テスト端子から出力する入出力手段とを備えた、テスト回路をテストチップとして１チップに集積する。本体チップと、テストチップとは近接した別のチップに配置しており、これらのチップ間は、スクライブ上で、アルミ等の金属配線でつながれている。 （もっと読む）

【課題】 本発明は、一枚のシリコンウエハに複数種類の半導体デバイスを形成した場合において、テスターの観点から、各当該半導体デバイスを効率良く検査することができる半導体装置の検査方法等を提供する。
【解決手段】 第一の発明では、半導体デバイスに対応して配設されている識別マークを、認識するステップと、当該認識した識別マークに基づいて、予め設定された対応関係に従って、半導体デバイスの検査に必要なテストプログラムを、決定するステップと、当該決定したテストプログラムに基づいて、半導体デバイスを検査するステップとを、備えている。 （もっと読む）

【課題】デバイスを基板実装後、通常動作モード時に個々の論理構成で必要に応じて実施する事を可能とする。
【解決手段】プログラマブルデバイスあるいは動的にデータ処理の論理構成を変更するデバイスにおいて、論理構成に従って変更されるプロセサエレメント間の接続に対応可能な経路遅延テストをデバイスにあらかじめ実装しておく。この経路遅延テストのうち論理構成の情報をもとに実効的に有効な経路に対して経路遅延テストを実施する。前記、プロセサエレメント間の接続に対応したターゲット周波数に対する経路遅延テストの結果をもとに、論理構成の入れ替え、あるいは、動作周波数の最適化を行う。 （もっと読む）

【課題】搭載された複数のチップのうちの特定のチップのみを選択して動作命令を実行させることを可能とする。
【解決手段】半導体メモリモジュールに搭載された各半導体メモリチップ毎に異なるチップＩＤを設定し、このチップＩＤを、ヒューズ素子等により構成されたチップＩＤ格納部Ｆ₁〜Ｆ_nにより各チップ毎に格納する。特定のチップのみを選択して動作命令を実行させる場合、テスタ装置から、チップＩＤを指定した動作命令を各チップに入力する。各チップでは、排他的論理和回路２０₁〜２０_n、ゲート回路３０₁〜３０_n、ラッチ回路４０₁〜４０_n、ＡＮＤ回路５０等により、指定されたチップＩＤと設定されたチップＩＤとの比較を行い、これらが一致した場合のみ、動作命令を受け付ける。 （もっと読む）

【課題】各々の試験モジュールの診断に使用することのできる診断用パフォーマンスボードを定めた設定情報を、これまでより少ない作業負担で変更させる。
【解決手段】複数の試験モジュールを有する試験装置を提供する。試験装置は、診断対象の試験モジュールの種類毎に当該種類の診断対象試験モジュールの診断を制御させる対象診断プログラムを記憶し、それとは別個に、各々の対象診断プログラムによって診断対象試験モジュールを診断するためにテストヘッドに搭載されるべき診断用パフォーマンスボードの識別情報の組を、診断対象試験モジュールの種類毎に記憶する。診断用パフォーマンスボードがテストヘッドに搭載された場合に、その診断用パフォーマンスボードの識別情報を取得し、その識別情報が、指定された診断対象試験モジュールの種類に対応付けて記憶している識別情報と一致することを条件として、当該種類に対応する対象診断プログラムを実行する。 （もっと読む）

【課題】集積回路の故障箇所における故障前後の特性データなどを記憶し、故障箇所の特定および軌跡が可能な集積回路を提供する。
【解決手段】集積回路１００に不揮発性メモリ部１１０を備え、前記集積回路１００の機能ブロック１２０の電流値の特性データ、または集積回路１００の温度変化を示す電流値データ、または機能ブロック１２０内の振幅値の特性データ、または機能ブロック１２０内の回路動作を制御するデータなどを、それらが変化する毎に、前記不揮発性メモリ部１１０に書き換え可能にする。 （もっと読む）

【課題】 半導体集積回路装置の作成前、又は出荷する前にその論理機能や動作特性を検証する段階で、搭載されている個々のＩ／Ｏセルの種別を事前に確認可能とする半導体集積回路装置を提供する。
【解決手段】 複数のＩ／Ｏセルを搭載する半導体集積回路装置であって、各Ｉ／Ｏセル内に設けられ、そのＩ／Ｏセルを識別するためのセル識別情報を保持するセル識別情報保持部と、半導体集積回路装置に設けられ、外部より入力される制御信号に応じて各Ｉ／Ｏセルの識別情報保持部に対し、そのＩ／Ｏセルのセル識別情報を出力させる制御部とを備え、外部のシミュレータ又はテスタを用いてピン番号情報を外部より入力して、各Ｉ／Ｏセルの識別情報保持部からセル識別情報を読み出し、ピン番号情報との対応を確認可能とした。 （もっと読む）