半導体集積回路
【課題】 テスト内容や、本体回路のロムコード、電気的特性等がわかってしまうことのないテスト回路の構成方法を提示する。本体回路の秘密保持が可能となり、信頼性も高まる。
【解決手段】 本体回路が構成された本体チップとは別に、テスト信号の入力およびテスト結果の出力を行う一つのテスト端子と、前記本体回路をリセットするとともにそのときに入力されたテスト信号の論理レベルに応答してテスト回路制御ユニットを初期化して周辺ユニットをテスト状態にセットするテスト状態セット手段とを有し、前記テスト端子を介して入力されたテストコマンドによりテストを行い、それにより得られたテスト結果のデータを前記テスト端子から出力する入出力手段とを備えた、テスト回路をテストチップとして１チップに集積する。本体チップと、テストチップとは近接した別のチップに配置しており、これらのチップ間は、スクライブ上で、アルミ等の金属配線でつながれている。
【解決手段】 本体回路が構成された本体チップとは別に、テスト信号の入力およびテスト結果の出力を行う一つのテスト端子と、前記本体回路をリセットするとともにそのときに入力されたテスト信号の論理レベルに応答してテスト回路制御ユニットを初期化して周辺ユニットをテスト状態にセットするテスト状態セット手段とを有し、前記テスト端子を介して入力されたテストコマンドによりテストを行い、それにより得られたテスト結果のデータを前記テスト端子から出力する入出力手段とを備えた、テスト回路をテストチップとして１チップに集積する。本体チップと、テストチップとは近接した別のチップに配置しており、これらのチップ間は、スクライブ上で、アルミ等の金属配線でつながれている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テスト回路を有する半導体集積回路に関する。とくに、本体回路に付加されたテスト回路が、本体回路に悪影響を与えないように考慮された半導体集積回路に関する。
【背景技術】
【０００２】
従来、回路規模が小さい半導体集積回路においては、半導体集積回路の持つ機能も簡単なものが多く、テスト項目も少なかったので、半導体集積回路の持つ論理機能や電気的特性を外部端子からＬＳＩテスタ等で測定することは比較的容易であり、特別な工夫を必要としなかった。ところが、最近の半導体集積回路は、回路機能の高集積化や電気的特性の多様化が進み、各回路機能が互いに複雑かつ密接に関係している場合が多くなっている。また、外部端子からＬＳＩテスタ等で直接テストできない回路機能や電気的特性も増えてきている。
【０００３】
ＬＳＩテスタ等で外部端子からテストできない回路の論理機能や電気的特性は、ＬＳＩテスタのテストプログラムや測定を補助する回路等の工夫により、間接的にテストすることが可能なものも多いが、単純にテストに要する時間が長くなるだけでなく、各回路機能や電気的特性のテストの精度を従来の比較的単純な回路機能の半導体集積回路に対するテストのレベルと同等に維持した場合、ＬＳＩテスタのテストプログラムや測定を補助する回路等の開発に非常に長い時間を要してしまう。さらにこれらの測定を補助する回路の管理、保管が難しいために、すべての製品に対してすべてを網羅したテストを実施することはほとんど不可能である。
【０００４】
そのため、機能の高集積化が進んだ半導体集積回路では、回路機能や電気的特性の確度の高いテストを行うために、半導体集積回路内にテスト回路を搭載することが一般的に行われている。しかし、製品としての半導体集積回路が、自動車、航空機などの高い信頼性を要求される装置につかわれるようになると、半導体製品の信頼性が、それらの装置の信頼性に直接結びつくようになる。当然、半導体製品にも、高い信頼性が要求されるようになってきている。このような場合、半導体集積回路に、テスト回路をあわせもってしまうと、ユーザーが使用することがないテスト回路部分の信頼性を確保し、テスト回路が本体回路へ与えるかもしれない影響を排除する必要があるため、テスト回路の静電気耐圧試験や高温環境における動作確認などの信頼性試験を行わなければならず、半導体回路自体の開発や、製品化の足かせとなってきた。（例えば、特許文献１参照）
【特許文献１】特開平２００１−２６７５１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述した従来のテスト回路を有する半導体集積回路では、テスト回路は同じチップ上に配置してあり、また、テスト回路を動かすためのテスト端子やテストモードが、必要であった。そのため、テスト回路の信頼性を高めるための特別な設計手法や、信頼性試験が必要となるばかりでなく、テスト回路があるために、本体回路の設計が制約を受けていた。
【０００６】
さらに、内部回路や半導体集積回路の設計上の機密を保持するためにテストに使用する外部のハードウェアおよびソフトウェアに多くのテクニックやノウハウが必要であるという問題があった。
【０００７】
本発明の目的は、前記の問題点を除去することにより、テスト時間の短縮化とテスト確度および信頼性の向上を図り、かつハードウェアおよびソフトウェアを簡略にするとともに回路の機密保持をすることができるようにすることにある。
【課題を解決するための手段】
【０００８】
本発明は、半導体集積回路上に、本体回路が構成された本体チップとは別に、テスト信号の入力およびテスト結果の出力を行う一つのテスト端子と、外部リセット端子にリセット信号が入力されたときに、前記本体回路をリセットするとともにそのときに入力されたテスト信号の論理レベルに応答してテスト回路制御ユニットを初期化して周辺ユニットをテスト状態にセットするテスト状態セット手段とを有し、前記テスト状態セット手段によって前記周辺ユニットのテスト準備ができた後に、前記テスト端子を介して入力されたテストコマンドをシリアルパラレル変換したデータに基づいて前記周辺ユニットのテスト条件を設定してテストを行い、それにより得られたテスト結果のデータをパラレルシリアル変換して前記テスト端子から出力する入出力手段とを備えた、テスト回路をテストチップとして１チップに集積するものである。本体チップと、テストチップとは近接した別のチップに配置しており、これらのチップ間は、スクライブ上で、アルミ等の金属配線でつながれている。
【発明の効果】
【０００９】
以上説明したように、本発明は、半導体集積回路のテスト回路が、近接したチップにあり、テスト終了後には切り離されて廃棄されるので、テスト内容の機密性を高く保持することができ、本体回路の信頼性を確保しつつ、本体回路の信頼性確保に関するテスト時間を大幅に短縮できる効果がある。
【発明を実施するための最良の手段】
【００１０】
【実施例】
【００１１】
以下、本発明の実施例について図面を参照して説明する。図１は本発明の実施例を示すブロック図である。本体回路とテスト回路からなる半導体集積回路は、外部リセット端子１と、外部割り込み端子１０と、リセット端子２および割り込み端子１２を有する本体回路１１と、テスト回路起動要求時の初期化プログラムが格納されている例えばイオン注入方式のマスクＲＯＭ（リードオンリーメモリ）９と、周辺ユニット１３と、ユニット別のテスト回路制御ユニット１７と、チップ内信号バス１６と、周辺バス２１とを含み、本発明の特徴とするところのテスト信号の入力およびテスト結果の出力を行う一つのテスト端子８、外部リセット端子１に入力される外部リセット信号およびテスト端子８に入力されるテスト信号を検出し半導体集積回路をテスト状態にセットするテスト状態セット手段としてのリセット信号エッジ検出回路３、テスト端子レベル検出回路６、テストフラグ回路７、オア回路２０、シリアルパラレル変換回路１４、および入力バッファ１５、テスト結果をテスト端子８から出力する出力手段としての出力バッファ１８およびパラレルシリアル変換回路１９とを含んでいる。
【００１２】
また、本体回路はチップＡ（本体チップ）に、テスト回路はチップＢ（テストチップ）になるようそれぞれ別チップに構成されている。チップＡとチップＢは、スクライブ上のアルミ等からなる配線で接続されている。
【００１３】
次に、本実施例の動作について説明する。
【００１４】
外部リセット端子１から入力される外部リセット信号は、半導体集積回路内の通常のリセット信号として本体回路１１のリセット端子２に供給される一方で、リセット信号エッジ検出回路３に供給される。リセット信号エッジ検出回路３は、リセット信号（パルス）の変化点を立ち下がり、立ち上がりを区別して検出し、立ち下がりエッジ検出結果信号４と立ち上がりエッジ検出結果信号５とをテスト端子レベル検出回路６に与える。
【００１５】
テスト端子レベル検出回路６は、立ち下がりエッジ検出結果信号４入力時にテストフラグ回路７をクリアしてテスト端子８の入力レベルをスキャンし、テスト端子８の入力レベルが「テスト回路起動要求有り」に設定された入力レベルであれば、立ち上がりエッジ検出結果信号５入力時にテストフラグ回路７をセットする。
【００１６】
テストフラグ回路７の内容は、ＲＯＭ９のバス接続回路に供給され、テスト回路起動要求時のみＲＯＭ９をメモリアドレス空間上に配置し、半導体集積回路の外部割り込み端子１０に入力される割り込み信号とオア回路２０で論理和をとり、割り込み信号ＩＩＮＴとして本体回路１１の割り込み端子１２に供給される。
【００１７】
本体回路１１はリセット信号の立ち下がりエッジで本体回路１１自身の初期化を開始し、カタログスペックで指定しているリセットパルス期間より短い時間で本体回路１１自身の初期化を終了している。そして、本体回路１１は本体回路１１自身のリセット直後に割り込み端子１２に割り込み信号ＩＩＮＴの入力があると、直ちにテスト回路制御の割り込み処理に入り、テスト回路起動要求時の初期化プログラムが格納されているＲＯＭ９に従って、周辺ユニット１３自身のテスト回路の初期設定や制御信号の切り換え等を行い、チップ上のテスト回路制御ユニット１７を起動し周辺ユニット１３のテスト準備をする。
【００１８】
テスト準備ができると、テスト端子８は、テストコマンドを本体回路１１に与えるためのシリアル入力端子となる。テスト端子８から入力された４ビット長のシリアル信号はシリアルパラレル変換回路１４によってパラレル信号に変換された後、入力バッファ１５で１６ビットのチップ内信号がバスイメージに並べられて、１６ビットずつチップ内信号バス１６に乗る。
【００１９】
本体回路１１は、このテストコマンドをテストする周辺ユニット毎に設けたユニット別のテスト回路制御ユニット１７に転送し、あるいは必要なデータを転送する。テスト回路制御ユニット１７は、テストコマンドとデータに従って周辺ユニット１３のテスト条件を設定し、周辺ユニット１３がテスト結果を出力する経路に従って、テスト結果を一たん蓄積する出力バッファ１８の接続を切り換える。
【００２０】
テスト回路制御ユニット１７にテスト条件を設定するための最後のデータが転送されると、テスト端子８は周辺ユニット１３のテスト結果を半導体集積回路外へ出力するためのシリアル出力端子になる。
【００２１】
周辺ユニット１３のテスト結果は、出力バッファ１８に一たん蓄積された後、４ビット毎にパラレルシリアル変換回路１９に送られ、４ビット長のシリアルデータとしてテスト端子８から出力される。
【００２２】
本実施例では、半導体集積回路のテスト回路の設定から、テスト結果の取り出しまで１本のテスト端子８で行えるため、ＬＳＩテスタによる検査だけでなく、マイクロコンピュータ等の装置のマザーボードに半導体集積回路を取り付けたまま、簡単なシリアルトランシーバで半導体集積回路の検査を行うこともできる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第一実施例を示すブロック構成図。
【符号の説明】
【００２４】
１ 外部リセット端子
２ リセット端子
３ リセット信号エッジ検出回路
４ 立ち下がりエッジ検出結果信号
５ 立ち上がりエッジ検出結果信号
６ テスト端子レベル検出回路
７ テストフラグ回路
８ テスト端子
９ ＲＯＭ
１０ 外部割り込み端子
１１ 本体回路
１２ 割り込み端子
１３ 周辺ユニット
１４ シリアルパラレル変換回路
１５ 入力バッファ
１６ チップ内信号バス
１７ テスト回路制御ユニット
１８ 出力バッファ
１９ パラレルシリアル変換回路
２０ オア回路
２１ 周辺バス
【技術分野】
【０００１】
本発明は、テスト回路を有する半導体集積回路に関する。とくに、本体回路に付加されたテスト回路が、本体回路に悪影響を与えないように考慮された半導体集積回路に関する。
【背景技術】
【０００２】
従来、回路規模が小さい半導体集積回路においては、半導体集積回路の持つ機能も簡単なものが多く、テスト項目も少なかったので、半導体集積回路の持つ論理機能や電気的特性を外部端子からＬＳＩテスタ等で測定することは比較的容易であり、特別な工夫を必要としなかった。ところが、最近の半導体集積回路は、回路機能の高集積化や電気的特性の多様化が進み、各回路機能が互いに複雑かつ密接に関係している場合が多くなっている。また、外部端子からＬＳＩテスタ等で直接テストできない回路機能や電気的特性も増えてきている。
【０００３】
ＬＳＩテスタ等で外部端子からテストできない回路の論理機能や電気的特性は、ＬＳＩテスタのテストプログラムや測定を補助する回路等の工夫により、間接的にテストすることが可能なものも多いが、単純にテストに要する時間が長くなるだけでなく、各回路機能や電気的特性のテストの精度を従来の比較的単純な回路機能の半導体集積回路に対するテストのレベルと同等に維持した場合、ＬＳＩテスタのテストプログラムや測定を補助する回路等の開発に非常に長い時間を要してしまう。さらにこれらの測定を補助する回路の管理、保管が難しいために、すべての製品に対してすべてを網羅したテストを実施することはほとんど不可能である。
【０００４】
そのため、機能の高集積化が進んだ半導体集積回路では、回路機能や電気的特性の確度の高いテストを行うために、半導体集積回路内にテスト回路を搭載することが一般的に行われている。しかし、製品としての半導体集積回路が、自動車、航空機などの高い信頼性を要求される装置につかわれるようになると、半導体製品の信頼性が、それらの装置の信頼性に直接結びつくようになる。当然、半導体製品にも、高い信頼性が要求されるようになってきている。このような場合、半導体集積回路に、テスト回路をあわせもってしまうと、ユーザーが使用することがないテスト回路部分の信頼性を確保し、テスト回路が本体回路へ与えるかもしれない影響を排除する必要があるため、テスト回路の静電気耐圧試験や高温環境における動作確認などの信頼性試験を行わなければならず、半導体回路自体の開発や、製品化の足かせとなってきた。（例えば、特許文献１参照）
【特許文献１】特開平２００１−２６７５１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述した従来のテスト回路を有する半導体集積回路では、テスト回路は同じチップ上に配置してあり、また、テスト回路を動かすためのテスト端子やテストモードが、必要であった。そのため、テスト回路の信頼性を高めるための特別な設計手法や、信頼性試験が必要となるばかりでなく、テスト回路があるために、本体回路の設計が制約を受けていた。
【０００６】
さらに、内部回路や半導体集積回路の設計上の機密を保持するためにテストに使用する外部のハードウェアおよびソフトウェアに多くのテクニックやノウハウが必要であるという問題があった。
【０００７】
本発明の目的は、前記の問題点を除去することにより、テスト時間の短縮化とテスト確度および信頼性の向上を図り、かつハードウェアおよびソフトウェアを簡略にするとともに回路の機密保持をすることができるようにすることにある。
【課題を解決するための手段】
【０００８】
本発明は、半導体集積回路上に、本体回路が構成された本体チップとは別に、テスト信号の入力およびテスト結果の出力を行う一つのテスト端子と、外部リセット端子にリセット信号が入力されたときに、前記本体回路をリセットするとともにそのときに入力されたテスト信号の論理レベルに応答してテスト回路制御ユニットを初期化して周辺ユニットをテスト状態にセットするテスト状態セット手段とを有し、前記テスト状態セット手段によって前記周辺ユニットのテスト準備ができた後に、前記テスト端子を介して入力されたテストコマンドをシリアルパラレル変換したデータに基づいて前記周辺ユニットのテスト条件を設定してテストを行い、それにより得られたテスト結果のデータをパラレルシリアル変換して前記テスト端子から出力する入出力手段とを備えた、テスト回路をテストチップとして１チップに集積するものである。本体チップと、テストチップとは近接した別のチップに配置しており、これらのチップ間は、スクライブ上で、アルミ等の金属配線でつながれている。
【発明の効果】
【０００９】
以上説明したように、本発明は、半導体集積回路のテスト回路が、近接したチップにあり、テスト終了後には切り離されて廃棄されるので、テスト内容の機密性を高く保持することができ、本体回路の信頼性を確保しつつ、本体回路の信頼性確保に関するテスト時間を大幅に短縮できる効果がある。
【発明を実施するための最良の手段】
【００１０】
【実施例】
【００１１】
以下、本発明の実施例について図面を参照して説明する。図１は本発明の実施例を示すブロック図である。本体回路とテスト回路からなる半導体集積回路は、外部リセット端子１と、外部割り込み端子１０と、リセット端子２および割り込み端子１２を有する本体回路１１と、テスト回路起動要求時の初期化プログラムが格納されている例えばイオン注入方式のマスクＲＯＭ（リードオンリーメモリ）９と、周辺ユニット１３と、ユニット別のテスト回路制御ユニット１７と、チップ内信号バス１６と、周辺バス２１とを含み、本発明の特徴とするところのテスト信号の入力およびテスト結果の出力を行う一つのテスト端子８、外部リセット端子１に入力される外部リセット信号およびテスト端子８に入力されるテスト信号を検出し半導体集積回路をテスト状態にセットするテスト状態セット手段としてのリセット信号エッジ検出回路３、テスト端子レベル検出回路６、テストフラグ回路７、オア回路２０、シリアルパラレル変換回路１４、および入力バッファ１５、テスト結果をテスト端子８から出力する出力手段としての出力バッファ１８およびパラレルシリアル変換回路１９とを含んでいる。
【００１２】
また、本体回路はチップＡ（本体チップ）に、テスト回路はチップＢ（テストチップ）になるようそれぞれ別チップに構成されている。チップＡとチップＢは、スクライブ上のアルミ等からなる配線で接続されている。
【００１３】
次に、本実施例の動作について説明する。
【００１４】
外部リセット端子１から入力される外部リセット信号は、半導体集積回路内の通常のリセット信号として本体回路１１のリセット端子２に供給される一方で、リセット信号エッジ検出回路３に供給される。リセット信号エッジ検出回路３は、リセット信号（パルス）の変化点を立ち下がり、立ち上がりを区別して検出し、立ち下がりエッジ検出結果信号４と立ち上がりエッジ検出結果信号５とをテスト端子レベル検出回路６に与える。
【００１５】
テスト端子レベル検出回路６は、立ち下がりエッジ検出結果信号４入力時にテストフラグ回路７をクリアしてテスト端子８の入力レベルをスキャンし、テスト端子８の入力レベルが「テスト回路起動要求有り」に設定された入力レベルであれば、立ち上がりエッジ検出結果信号５入力時にテストフラグ回路７をセットする。
【００１６】
テストフラグ回路７の内容は、ＲＯＭ９のバス接続回路に供給され、テスト回路起動要求時のみＲＯＭ９をメモリアドレス空間上に配置し、半導体集積回路の外部割り込み端子１０に入力される割り込み信号とオア回路２０で論理和をとり、割り込み信号ＩＩＮＴとして本体回路１１の割り込み端子１２に供給される。
【００１７】
本体回路１１はリセット信号の立ち下がりエッジで本体回路１１自身の初期化を開始し、カタログスペックで指定しているリセットパルス期間より短い時間で本体回路１１自身の初期化を終了している。そして、本体回路１１は本体回路１１自身のリセット直後に割り込み端子１２に割り込み信号ＩＩＮＴの入力があると、直ちにテスト回路制御の割り込み処理に入り、テスト回路起動要求時の初期化プログラムが格納されているＲＯＭ９に従って、周辺ユニット１３自身のテスト回路の初期設定や制御信号の切り換え等を行い、チップ上のテスト回路制御ユニット１７を起動し周辺ユニット１３のテスト準備をする。
【００１８】
テスト準備ができると、テスト端子８は、テストコマンドを本体回路１１に与えるためのシリアル入力端子となる。テスト端子８から入力された４ビット長のシリアル信号はシリアルパラレル変換回路１４によってパラレル信号に変換された後、入力バッファ１５で１６ビットのチップ内信号がバスイメージに並べられて、１６ビットずつチップ内信号バス１６に乗る。
【００１９】
本体回路１１は、このテストコマンドをテストする周辺ユニット毎に設けたユニット別のテスト回路制御ユニット１７に転送し、あるいは必要なデータを転送する。テスト回路制御ユニット１７は、テストコマンドとデータに従って周辺ユニット１３のテスト条件を設定し、周辺ユニット１３がテスト結果を出力する経路に従って、テスト結果を一たん蓄積する出力バッファ１８の接続を切り換える。
【００２０】
テスト回路制御ユニット１７にテスト条件を設定するための最後のデータが転送されると、テスト端子８は周辺ユニット１３のテスト結果を半導体集積回路外へ出力するためのシリアル出力端子になる。
【００２１】
周辺ユニット１３のテスト結果は、出力バッファ１８に一たん蓄積された後、４ビット毎にパラレルシリアル変換回路１９に送られ、４ビット長のシリアルデータとしてテスト端子８から出力される。
【００２２】
本実施例では、半導体集積回路のテスト回路の設定から、テスト結果の取り出しまで１本のテスト端子８で行えるため、ＬＳＩテスタによる検査だけでなく、マイクロコンピュータ等の装置のマザーボードに半導体集積回路を取り付けたまま、簡単なシリアルトランシーバで半導体集積回路の検査を行うこともできる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第一実施例を示すブロック構成図。
【符号の説明】
【００２４】
１ 外部リセット端子
２ リセット端子
３ リセット信号エッジ検出回路
４ 立ち下がりエッジ検出結果信号
５ 立ち上がりエッジ検出結果信号
６ テスト端子レベル検出回路
７ テストフラグ回路
８ テスト端子
９ ＲＯＭ
１０ 外部割り込み端子
１１ 本体回路
１２ 割り込み端子
１３ 周辺ユニット
１４ シリアルパラレル変換回路
１５ 入力バッファ
１６ チップ内信号バス
１７ テスト回路制御ユニット
１８ 出力バッファ
１９ パラレルシリアル変換回路
２０ オア回路
２１ 周辺バス
【特許請求の範囲】
【請求項１】
本体回路が設けられた本体チップとテスト回路が設けられたテストチップとからなる半導体集積回路であり、
前記テスト回路は、
テスト信号の入力およびテスト結果の出力を行う一つのテスト端子と、
外部リセット端子と、
テスト回路制御ユニットと、
周辺ユニットと、
前記外部リセット端子にリセット信号が入力されたときに、前記本体回路をリセットするとともにそのときに入力されたテスト信号の論理レベルに応答して前記テスト回路制御ユニットを初期化して前記周辺ユニットをテスト状態にセットするテスト状態セット手段と、
前記テスト状態セット手段によって前記周辺ユニットのテスト準備ができた後に、前記テスト端子を介して入力されたテストコマンドをシリアルパラレル変換したデータに基づいて前記周辺ユニットのテスト条件を設定してテストを行い、それにより得られたテスト結果のデータをパラレルシリアル変換して前記テスト端子から出力する入出力手段とを有し、
前記本体回路と前記テスト回路とはスクライブ上の金属配線により接続された半導体集積回路。
【請求項２】
前記テスト状態セット手段は、
前記外部リセット端子に入力される外部リセット信号の変化点を検出するリセット信号エッジ検出回路と、
前記リセット信号エッジ検出回路からの信号を受けるとともに前記テスト端子の入力レベル監視するテスト端子レベル検出回路と、
前記テスト端子レベル検出回路によりセットされるテストフラグ回路と、
前記テストフラグ回路からの出力と外部割り込み端子からの入力信号の論理和を取って本体回路の割り込み端子へ信号を出力するオア回路とからなる請求項１に記載の半導体集積回路。
【請求項３】
前記入出力手段は、
前記テスト端子に接続されたシリアルパラレル変換回路と、
前記シリアルパラレル変換回路の出力をチップ内信号バスに供給する入力バッファと、
前記チップ内信号バスからのデータを受ける出力バッファと、
前記出力バッファからの信号を前記テスト端子へ供給するパラレルシリアル変換回路とからなる半導体集積回路。
【請求項１】
本体回路が設けられた本体チップとテスト回路が設けられたテストチップとからなる半導体集積回路であり、
前記テスト回路は、
テスト信号の入力およびテスト結果の出力を行う一つのテスト端子と、
外部リセット端子と、
テスト回路制御ユニットと、
周辺ユニットと、
前記外部リセット端子にリセット信号が入力されたときに、前記本体回路をリセットするとともにそのときに入力されたテスト信号の論理レベルに応答して前記テスト回路制御ユニットを初期化して前記周辺ユニットをテスト状態にセットするテスト状態セット手段と、
前記テスト状態セット手段によって前記周辺ユニットのテスト準備ができた後に、前記テスト端子を介して入力されたテストコマンドをシリアルパラレル変換したデータに基づいて前記周辺ユニットのテスト条件を設定してテストを行い、それにより得られたテスト結果のデータをパラレルシリアル変換して前記テスト端子から出力する入出力手段とを有し、
前記本体回路と前記テスト回路とはスクライブ上の金属配線により接続された半導体集積回路。
【請求項２】
前記テスト状態セット手段は、
前記外部リセット端子に入力される外部リセット信号の変化点を検出するリセット信号エッジ検出回路と、
前記リセット信号エッジ検出回路からの信号を受けるとともに前記テスト端子の入力レベル監視するテスト端子レベル検出回路と、
前記テスト端子レベル検出回路によりセットされるテストフラグ回路と、
前記テストフラグ回路からの出力と外部割り込み端子からの入力信号の論理和を取って本体回路の割り込み端子へ信号を出力するオア回路とからなる請求項１に記載の半導体集積回路。
【請求項３】
前記入出力手段は、
前記テスト端子に接続されたシリアルパラレル変換回路と、
前記シリアルパラレル変換回路の出力をチップ内信号バスに供給する入力バッファと、
前記チップ内信号バスからのデータを受ける出力バッファと、
前記出力バッファからの信号を前記テスト端子へ供給するパラレルシリアル変換回路とからなる半導体集積回路。
【図１】
【公開番号】特開２００７−６７１８０（Ｐ２００７−６７１８０Ａ）
【公開日】平成１９年３月１５日（２００７．３．１５）
【国際特許分類】
【出願番号】特願２００５−２５１４１７（Ｐ２００５−２５１４１７）
【出願日】平成１７年８月３１日（２００５．８．３１）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
【公開日】平成１９年３月１５日（２００７．３．１５）
【国際特許分類】
【出願日】平成１７年８月３１日（２００５．８．３１）
【出願人】（０００００２３２５）セイコーインスツル株式会社 (3,629)
【Ｆターム（参考）】
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