【課題】短チャネル効果を抑制するＭＯＳトランジスタおよびその製造方法を提供する。
【解決手段】集積回路がゲート酸化膜に接触する底部を持つゲートを有する少なくとも１つのＭＯＳトランジスタを備える。 該底部は、ソース領域とドレイン領域との間のゲートの長さに沿った不均一な仕事関数を有し、該ゲートの端部における該仕事関数の値は、該ゲートの中央部における該仕事関数の値より大きい。ゲートは、該中央部において第１の材料を含み、残りの部分において第２の材料を含む。このような構成は、例えばシリサイド化によって得られる。
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【課題】 性能が強化されたｆｉｎＦＥＴ構造体、及び、ｆｉｎＦＥＴ構造体を製造する方法を提供すること。
【解決手段】 半導体構造体及びその製造方法が、基板の上に配置された半導体フィンを含む。半導体フィンの上にゲート電極が配置される。ゲート電極は、半導体フィンのより近くに配置された第１の領域における第１の応力と、該半導体フィンからより遠くに配置された第２の領域における、第１の応力とは異なる第２の応力とを有する。基板内の台座の上に半導体フィンを位置合わせすることもできる。半導体デバイス性能を強化するために、半導体構造体が、望ましい応力条件下でアニールされる。 （もっと読む）

【課題】良好な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】電極を構成する第１ポリシリコン膜を成膜し、更にエッチングすることにより、キャパシタ２４の容量下部電極２６、及び、第１ＭＯＳトランジスタ２０のゲート電極２２を第１ポリシリコン膜で形成する。そして、絶縁膜を成膜し更にエッチングすることにより、キャパシタ２４の誘電膜３３、及び、ゲート電極２２のサイドウォール部３２を絶縁膜で形成する。これにより、第１ＭＯＳトランジスタ２０のゲート電極２２の側壁に、絶縁膜で構成されるサイドウォール部３２を自己整合的に形成することができる。このサイドウォール部３２は電気絶縁性であるので、サイドウォール部３２が形成されていてもゲート寸法には影響はなく、従って、ゲート寸法のばらつきが生じることはない。 （もっと読む）

【課題】コンタクト不良を防止しつつ応力膜を用いて効果的にチャネル形成領域に応力を印加することにより、MISFETの駆動力の向上を図る。
【解決手段】半導体基板１上に形成されたMISFETのゲート電極部２０ｎ及び２０ｐの側面上には絶縁性のサイドウォールスペーサ９が形成されている。ゲート電極部２０ｎ及び２０ｐの高さは、それぞれの側面上に設けられたサイドウォールスペーサ９の上端より低い。MISFET上にゲート電極部２０ｎ及び２０ｐを覆うように、チャネル形成領域に応力を発生させる応力膜１３が形成されている。応力膜１３におけるゲート電極部２０ｎ及び２０ｐ上に形成されている部分の膜厚が、その他の部分の膜厚よりも厚い。 （もっと読む）

【課題】製造工程を簡素化することができる、トレンチゲート構造の縦型二重拡散ＭＯＳトランジスタを有する半導体装置およびその製造方法を提供すること。
【解決手段】素子形成領域２２には、半導体基板１１の表層部に、Ｐ⁻型領域２３が形成されている。また、Ｐ⁻型領域２３の表層部には、Ｎ^＋型領域２４が形成されている。さらに、トレンチ２５が、Ｎ^＋型領域２４およびＰ⁻型領域２３を貫通し、最深部が半導体基板１１に達するように形成されている。トレンチ２５内には、半導体基板１１の表面に突出するゲート電極２７が設けられている。ゲート電極２７のトレンチ２５外に突出した部分の側面には、その全周を取り囲むように、窒化シリコンからなるサイドウォール２９が形成されている。また、ゲート電極２７上には、金属シリサイド膜３０が形成されている。さらに、半導体基板１１上には、金属シリサイド膜３１が形成されている。 （もっと読む）

【課題】半導体基板上に形成した不純物拡散層または多結晶Siの抵抗率を低減する。STI により囲まれた素子領域にサリサイド技術を用いてシリサイド反応時におけるシリコン中の拡散係数が大きい金属を用いてシリサイドを形成した際、大きなSTI 領域中に素子領域が孤立して存在する場合でもシリサイドプロセス時に接合領域での過剰なシリサイド反応を抑制し、接合リークを伴わない低抵抗シリサイド領域を形成し得る半導体装置の製造方法を提供する。
【解決手段】Si基板上に形成した不純物拡散層または多結晶Si上にNiとの反応生成物を形成する際に、反応時のSi中でのNiの拡散係数を考慮して反応領域を規定し、素子領域11を含む一辺１μｍの正方形を単位として着目する範囲10内で素子領域11のパターン面積およびダミー素子領域13のパターン面積の合計が占有する率が25％以上になるように形成する。 （もっと読む）

【課題】超臨界状態の二酸化炭素を使用する製造方法であって、信頼性の高い半導体シリ
コン基板を与えることのできる半導体シリコン基板の製造方法を提供すること。
【解決手段】温度３１〜１００℃および圧力１８〜４０ＭＰａの条件下、超臨界状態の二
酸化炭素の存在下に、被処理基板に対し洗浄を行なう洗浄工程、
温度１５０〜３５０℃および圧力７．５〜１２ＭＰａの条件下、導電膜および絶縁膜か
らなる群より選ばれる少なくとも一つを形成する成膜工程、
温度３１〜１００℃および圧力１８〜４０ＭＰａの条件下、エッチングを行うエッチン
グ工程、ならびに
温度３１〜８０℃および圧力１８〜４０ＭＰａの条件下、レジストを除去するレジスト
剥離工程、
のうち少なくとも２つの工程を有することを特徴とする半導体シリコン基板の製造方法
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【課題】高誘電膜を含むＣＭＯＳトランジスタの形成に適合した構造を有するデュアルゲート構造物及びその形成方法を提供する。
【解決手段】デュアルゲート構造物は、第１及び第２領域が区分される基板と、前記第１領域の基板上に形成され、金属酸化膜、第１仕事関数を有する金属物質からなる第１金属パターン、シリコン拡散防止膜パターン、及びシリコンを含む導電膜パターンが積層された第１ゲート構造物と、前記第２領域の基板上に形成され、金属酸化膜、前記金属物質及びシリコン元素を含み前記第１仕事関数より低い第２仕事関数を有する第２金属パターン、及び前記シリコンを含む導電膜パターンが積層された第２ゲート構造物と、を含む。前記デュアルゲート構造物は各領域に形成されるゲート電極が同一の金属物質からなるので前記金属物質の一部を除去しなくてもよいので前記除去工程の際発生する金属酸化膜の損傷を防止することができる。 （もっと読む）

【課題】ゲートリーク電流の発生や短絡等のような特性の劣化が抑制された半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置の製造方法は、位相シフタを備える露光用マスクを用いてレジスト膜を露光現像することにより、前記レジスト膜をパターニングする工程と、第２レジスト膜１１８をマスクとし第２の膜（シリコン酸化膜１０８）をエッチングストッパとして第３の膜（多結晶シリコン膜）を選択的にドライエッチングし、第３の膜を第１のパターンに加工する工程と、前記第２の膜をエッチングストッパとして第３の膜（多結晶シリコン膜１１０ａ）をさらにドライエッチングし、前記第３の膜の一部を除去して前記第３の膜を第２のパターンに加工する工程と、前記第２のパターンに加工された第３の膜（多結晶シリコン膜１１０ｂ）をマスクとして用いる工程と、を含む。 （もっと読む）

小さい線幅を有する一対の相補型接合型電界効果トランジスタ（ＣＪＦＥＴ）を含むインバータを使用する方法が提供される。この方法は、ＣＪＦＥＴインバータの入力キャパシタンスを、同等の線幅のＣＭＯＳインバータの対応する入力キャパシタンスより小さくさせることを含んでいる。ＣＪＦＥＴは、順バイアスされたダイオードの電圧降下より低い値を有する電源電圧で動作し、ＣＭＯＳインバータと比較して低減されたスイッチング電力を有する。ＣＪＦＥＴインバータの伝搬遅延は、ＣＭＯＳインバータの対応する遅延に対して少なくとも同等である。
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【課題】ポリメタルゲート構造を有し、且つソース・ドレイン領域上にコンタクト用の金属シリサイド層を有しながら、簡便なプロセスで製造可能な半導体装置を提供する。
【解決手段】シリコン基板と、素子分離絶縁膜と、活性領域と、ゲート絶縁膜を介して設けられたゲート電極と、ゲート電極両側の活性領域に設けられた拡散層と、層間絶縁膜と、層間絶縁膜に形成された開孔に充填されたプラグを有する半導体装置であって、素子分離絶縁膜に囲まれたコンタクト形成用領域と、このコンタクト形成用領域に形成された導電層をさらに有し、ゲート電極は、コンタクト形成用領域の一部に重なるように延在し、この重なり部分で前記導電層と接続され、前記プラグは、コンタクト形成用領域の他の部分で前記導電層に接触し、この導電層を介してゲート電極と電気的に接続されている半導体装置。 （もっと読む）

【課題】スルーホールに収容されるプラグと、その下部の導体パターンとの間のコンタクト抵抗を低減可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置１０の製造方法は、半導体基板上に絶縁膜（１５，１６，２１）を形成するステップと、異方性エッチングによって絶縁膜の上部分（１６，２１）にスルーホールの上部分２２を形成するステップと、スルーホールの上部分２２の側壁にエッチ保護膜２３を形成するステップと、絶縁膜の下部分（１５）に、スルーホールの上部分２２に連続するスルーホールの下部分２４を等方性エッチングによって形成するステップとを有する。 （もっと読む）

【課題】従来よりも均一な膜厚の金属シリサイド膜をアクティブ領域に備えた半導体装置およびそのような半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、半導体基板１０に素子分離領域２０を形成し、素子分離領域に隣接するアクティブ領域ＡＡに不純物拡散層７０を形成し、半導体基板上に金属膜８０を堆積し、素子分離領域上の少なくとも一部分の金属膜を除去し、金属膜および半導体基板とを熱処理することによって、アクティブ領域上に自己整合的にシリサイド膜１１０を形成することを具備する。 （もっと読む）

【課題】半導体装置のソース／ドレインとゲートおよびウェル間の漏洩電流を低減する。
【解決手段】電界効果トランジスタ２は、ゲート電極４のいずれかの側面に配置された第１および第２ソース／ドレイン領域２８を備え、第１および第２ソース／ドレイン領域２８に挟まれた、ゲート電極４の直下に位置する半導体基板２４内に、チャネル領域２６が形成される。基板上にゲート酸化物層２２が形成される。ゲート電極４は、ゲート酸化物層２２の表面と接触しており、少なくとも第１導電体層１０および第２導電体層１２を備える。第１導電体層１０および第２導電体層１２は互いに異なる仕事関数を有する材料から構成されている。ゲート電極４の第１導電体層１０はゲート酸化物層２２表面の第１部分４０と接触しており、第２導電体層１２はゲート酸化物層の表面の第２部分４２と接触している。第１導電体層１０は、さらに第２導電体層１２と導電接続されている。 （もっと読む）

【課題】ＣＭＯＳトランジスタを備える半導体装置において、ゲート絶縁膜と接する部分が金属シリサイド膜からなるゲートの仕事関数のマッチングと、ゲート電極低抵抗化との両立を実現する。
【解決手段】半導体装置は、基板１００上にゲート絶縁膜１０２を介して形成されたゲート電極と、基板１００におけるゲート電極１２３の両側に形成されたソース領域及びドレイン領域１０６とをそれぞれ有する複数のＭＯＳトランジスタを備え、複数のＭＯＳトランジスタは、ゲート電極としてＰＭＯＳゲート電極１２３を有するＰＭＯＳトランジスタを含み、ＰＭＯＳゲート電極１２３は、ゲート絶縁膜１０２と接する第１の部分１２３ａと、第１の部分１２３ａの上に位置し且つ第１の部分１２３ａよりもゲート長方向の幅が大きい第２の部分１２３ｂとを有する。 （もっと読む）

【課題】ゲート電極にドライエッチングが困難な低抵抗材料を用いて、自己整合コンタクト構造を有する半導体装置を製造する。
【解決手段】シリコン基板上に、ゲート絶縁膜、ポリシリコン膜および第１絶縁膜を形成する工程と、第１絶縁膜をパターニングする工程と、金属膜を形成する工程と、ポリシリコン膜と金属膜と反応させてシリサイド層を形成する工程と、未反応の金属膜の除去後に、第２絶縁膜を形成する工程と、第１絶縁膜が露出し且つ第１絶縁膜で覆われていない領域に第２絶縁膜が残るように第２絶縁膜を除去する工程と、第１絶縁膜の除去後に、第２絶縁膜をマスクに用いてエッチングを行い、上層側にシリサイド層および下層側にポリシリコン層を有するゲート電極を形成する工程と、ゲート電極の側面に第３絶縁膜を形成する工程と、層間絶縁膜を形成し、コンタクトホールを形成する工程とを有する半導体装置の製造方法。 （もっと読む）

【課題】シリコンＣＭＯＳデバイス等におけるシングルメタルゲート構造を実現することができ、デバイス特性揺らぎの低減及び高信頼化をはかる。
【解決手段】基板上に、ｐチャネルＭＩＳトランジスタ４１とｎチャネルＭＩＳトランジスタ４２を備えた半導体装置であって、ｐチャネルＭＩＳトランジスタ４１とｎチャネルＭＩＳトランジスタ４２の各ゲート電極３２はＴａとＣの合金で形成され、ゲート電極３２のＴａに対するＣのモル比（Ｃ／Ｔａ）が２以上４以下である。 （もっと読む）

【課題】現有設備を用いながらも製造工程の増加を抑えて、露光装置の解像限界以下のチャネル長を有する、ＬＤＤ領域を備えたＭＯＳ型半導体装置及びその製造方法を提供することを目的とする。
【解決手段】本発明の半導体装置の製造方法は、第１の絶縁膜１３と第２の絶縁膜４１により側壁絶縁膜５１の形状を制御して、その後、前記側壁絶縁膜５１の形状を元にゲート電極８１を形成することを特徴とする。この製造方法を用いることにより、本発明の半導体装置は前記ゲート電極８１の上面部と底面部とでゲート長距離が異なるように形成することができる。この方法を用いれば、前記ゲート電極８１の底面部のゲート長距離を露光装置の解像限界以下で制御することが可能であり、その結果、チャネル長の微細化も可能となる。また、前記側壁絶縁膜を低濃度ソース・ドレイン拡散層及びサリサイドの形成時にも利用することにより工程の単純化ができる。 （もっと読む）

【課題】
本発明は、薄膜トランジスタ表示板及びその製造方法に関し、金属残留物による汚染を減少させて、薄膜トランジスタの特性を確保することを課題とする。
【解決手段】
本発明による薄膜トランジスタ表示板の製造方法は、基板上にゲート線を形成し、前記ゲート線上にゲート絶縁膜、半導体層、及びオーミックコンタクト層を順次形成し、前記オーミックコンタクト層上にデータ層を形成し、前記データ層上に感光膜パターンを形成し、前記データ層をエッチングして、ソース電極を含むデータ線及び前記ソース電極と対向するドレイン電極を形成し、前記ソース電極及び前記ドレイン電極の側面を覆うように前記感光膜パターンをリフローし、前記リフローされた感光膜パターンをマスクにして前記オーミックコンタクト層をエッチングすることを特徴とする。 （もっと読む）

【課題】シングルウエハ方式のチャンバー内で化学気相蒸着方式を用いて多結晶ポリシリコン薄膜を蒸着する方法を提供する。
【解決手段】シリコンソースガスとしてＳｉＨ_４（Ｓｉｌａｎｅ）ガスを用い、その蒸着圧力を利用する構成によって、多結晶ポリシリコン薄膜の微細な柱状の結晶粒子として制御し、電気的特性の均一度を向上させて特性低下を防止する。 （もっと読む）