【課題】小面積で高耐圧のトランジスタ、ダイオードを提供する。
【解決手段】ガード溝内に配置した充填領域２５₁〜２５₅に、拡散形成した補助拡散領域３４₁〜３４₅、３５₁〜３５₄を接続し、ガードリング領域３６₁〜３６₅を構成させ、ガードリング領域３６₁〜３６₅間の最短距離が対向する補助拡散領域３４₁〜３４₅、３５₁〜３５₄間の距離になるようにする。ガードリング領域３６₁〜３６₅間の最短距離が、外側の方が内側よりも長くなるようにする。逆バイアス電圧が小時は内側のガードリング領域３６₁から１つ外側のガードリング領域３６₂に空乏層が到達しやすく、逆バイアス電圧が大時は、外側のガードリング領域ではガードリング領域間が１つ当りで分担する電圧が内側のガードリング領域での分担電圧よりも大きくなるため、小面積で高耐圧が得られる。 （もっと読む）

【課題】シリコン窒化膜が半導体基板に近接しないようにした半導体集積回路装置と、コンタクトホールの加工を容易にする半導体集積回路装置の製造方法を提供する。
【解決手段】素子分離領域４に囲まれたシリコン基板２１上に、シリコン窒化膜をエッチングストッパーとして用いた自己整合コンタクトプロセスによって形成されたコンタクトホールに埋め込まれ、拡散層２，３に電気的に接続されたコンタクトプラグ３３を有する半導体集積回路装置であって、前記拡散層２、３の露出面に選択エピタキシャル成長により形成された、各ゲート絶縁膜２２の前記拡散層側端部と接するシリコン層２８を形成し、各ゲート電極２２と前記シリコン層２８との間にシリコン酸窒化膜またはシリコン酸化膜からなる絶縁膜２７’が前記ゲート絶縁膜２２に接して埋め込まれており、シリコン窒化膜２６，２９’，３２が絶縁膜２７’によりシリコン基板２１と隔離されている。 （もっと読む）

【課題】 コンタクト間隔及び寄生容量の問題に対する解決策を提供する、改善されたＦＥＴ設計を構築する。
【解決手段】 本発明は、下方の第１の誘電体層内に配置された下部と上方の第２の誘電体層内に配置された上部とを有する逆ソース／ドレイン金属コンタクトを含む電界効果トランジスタ（ＦＥＴ）に関する。逆ソース／ドレイン金属コンタクトの下部は、上部より大きい断面積を有する。好ましくは、逆ソース／ドレイン金属コンタクトの下部は、約０．０３μｍ^２から約３．１５μｍ^２の範囲の断面積を有し、こうした逆ソース／ドレイン金属コンタクトは、約０．００１μｍから約５μｍの範囲の距離だけ、ＦＥＴのゲート電極から間隔を空けて配置される。 （もっと読む）

【課題】接合リークの問題なく、Ｎｉシリサイドプロセスを適用できる半導体装置、及びその製造方法を提供する。
【解決手段】ソース・ドレイン拡散層９の表層部に、Ｎｉ₂Ｓｉであるシリサイド膜１１を形成する。続いて、シリコン基板１の全面に、アモルファスシリコン膜１２を堆積後、２ｎｄ−ＲＴＡを行う。２ｎｄ−ＲＴＡによるシリサイド反応の進行時に消費されるシリコンが、シリサイド膜１１下部のシリコン基板１のみではなく、上部のアモルファスシリコン膜１２からも供給されるため、シリサイド反応をアモルファスシリコン膜１２側にも進めることができる。その結果、シリコン基板１側へのシリサイドの侵入を抑制し、接合リークを低減することができる。 （もっと読む）

【課題】 エッチングマスクを容易に除去することが可能な半導体装置の製造方法を提供する。
【解決手段】 エッチング対象膜２１、２２、２３上に犠牲膜２４を形成する工程と、犠牲膜上にエッチングマスク３１を形成する工程と、エッチングマスクをマスクとして用いて、エッチング対象膜をエッチングする工程と、犠牲膜を除去して、エッチングマスクをエッチング対象膜に付着させる工程と、エッチングマスクを除去する工程と、を備える。 （もっと読む）

【課題】 シリコン層の厚さが極薄膜化した場合でも、チャネル領域の端部での寄生チャネル形成を防止できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 ＳＯＩ基板１０にＬＯＣＯＳ層１５を形成し、ＬＯＣＯＳ１５で囲まれた素子領域にｎ型のＳＯＩトランジスタ１００を形成する際に、チャネル領域端部３０に寄生チャネル防止用のボロン（Ｂ）を導入する工程と、チャネル領域端部３０に、Ｂの拡散を抑制する拡散抑制原子としてフッ素（Ｆ）又は炭素（Ｃ）を導入する工程と、シリコン層５を熱酸化してゲート絶縁膜２１を形成する工程と、を含み、Ｂを導入する工程と、拡散抑制原子を導入する工程は、ゲート絶縁膜２１を形成する工程の前までにそれぞれ行う。 （もっと読む）

【課題】化学機械研磨ステップを避けて、少なくとも部分的にシリサイド・コンタクトを形成する。
【解決手段】ハードマスクをコンタクトの上に堆積させる。前記ハードマスクの上面に犠牲材料コーティングを形成する。前記コンタクトの上面が露出されるまで前記犠牲材料コーティングをエッチングバックする。前記コンタクトを開き、前記犠牲材料を除去する。前記コンタクトのシリサイド化を実行する。 （もっと読む）

【課題】製造プロセスにおけるプラズマ電流により破壊されることを防止でき、且つダイオードの耐圧が上昇してしまうことを回避した半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置１０は、支持基板であるシリコン基板１０１ａと、シリコン基板１０１ａ上の酸化膜１０１ｂと、酸化膜１０１ｂ上のシリコン薄膜１０１ｃとを有するＳＯＩ基板１０１を用い、これのシリコン薄膜１０１ｃ上に形成された入力端子ＩＮ（第２上層配線１３４）と、シリコン薄膜１０１ｃ上に形成されたＶｓｓ端子Ｔvss（第１上層配線１３９）と、シリコン薄膜１０１ｃに形成され、入力端子ＩＮとＶｓｓ端子Ｔvssとに接続された半導体素子（例えばインバータ１１）と、シリコン薄膜１０１ｃに形成され、Ｖｓｓ端子Ｔvssから入力端子ＩＮへ順方向に接続された保護ダイオード１２とを有する。 （もっと読む）

【課題】チャンネル領域に応力を与えて表層部において高いキャリアの移動度を得られるようにする。
【解決手段】シリコン基板２のソース／ドレイン領域４の形成領域をエッチングで除去し、ＳｉＧｅ層を選択的に形成する。チャンネル領域３はＳｉＧｅによる応力を受けて圧縮歪を生ずる。チャンネル領域３の上部にあらかじめ形成したダミーゲート１１を除去して応力を開放することでチャンネル領域３の表層部に大きい歪を生じさせる。この後、シリコン窒化膜７、ゲート絶縁膜５、ゲート電極６を形成する。 （もっと読む）

【課題】 ゲート電極の膜厚を厚く形成することなく、ゲート電極の十分な遮光性と低抵抗化とを両立することができる電気光学装置を提供する。
【解決手段】 多結晶シリコン層５ａと、多結晶シリコン層５ａに積層する高融点金属の硅化物層５ｂと、硅化物層５ｂに積層する高融点金属層５ｃとを具備する多層構造の薄膜でＴＦＴ３０のゲート電極３ａを形成することにより、ゲート電極３ａの膜厚を厚く形成することなく、十分な遮光性と低抵抗化とを両立する。すなわち、多結晶シリコン層５ａの上層に積層された高融点金属の硅化物層５ｂ及び高融点金属層５ｃを積層によって、ゲート電極３ａの低抵抗化が実現され、同時に、硅化物層５ｂの上層に積層されたシリコン成分を含まない高融点金属層５ｃによって、ＴＦＴ基板１０にアニール処理が行われた場合等にも、薄い膜厚でゲート電極３ａの遮光性が十分に確保される。
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【課題】 モノリシックな集積回路の形態を採りながら高精度な温度検出が可能な、半導体装置、該半導体装置を有する赤外線センサ、及び上記半導体装置の製造方法を提供する。
【解決手段】 半導体基板１０２上に形成した第１及び第２の電界効果トランジスタ１１０，１２０に対して上記半導体基板上に輻射線感受部１３０を形成した。よって、モノリシックな集積回路の形態であり、かつ従来に比べて簡易な構造であり、かつ上記輻射線感受部が輻射線を感受し第１及び第２の電界効果トランジスタを感熱センサとして機能させる。したがって、モノリシックな集積回路の形態を採りながら高精度な温度検出が可能である。 （もっと読む）

【課題】複数のゲートスタックの稠密度とは関係なしに、均一な厚さのスペーサ酸化膜を一層迅速に形成できる半導体素子の形成方法を提供する。
【解決手段】半導体基板１００上に複数のゲートスタック１１０を形成する段階と;前記半導体基板１００上に気体状態のトリメチルアルミニウム及びトリス(ｔｅｒｔ-アルコキシ)シラノールを交互に供給することで、前記複数のゲートスタック１１０上にスペーサ酸化膜１１８を形成する段階と；を含んで半導体素子のトランジスタ形成方法を構成する。 （もっと読む）

【課題】 チャネル領域に十分な歪みを与えることができ、性能の向上をはかることが可能な半導体装置を提供する。
【解決手段】 空洞１０２を有し、空洞の上方にソース領域１０８、ドレイン領域１０８及びチャネル領域を有する半導体基板１００と、チャネル領域上にゲート絶縁膜１０５を介して形成されたゲート電極１０６と、空洞の上面に形成された第１の部分を有し、チャネル領域に歪みを与える応力発生膜１１２とを備える。 （もっと読む）

【課題】同一の半導体基板上に、コアトランジスタとＩ／Ｏトランジスタとを有し、Ｉ／Ｏトランジスタのゲート長の縮小が可能な構造を有する半導体装置及びその製造方法を提供する。
【解決手段】
同一の半導体基板(100)上に、コアトランジスタとＩ／Ｏトランジスタとを有する半導体装置であって、コアトランジスタは、ゲート絶縁膜(102a)と、ゲート電極(103a)と、サイドウォール(105a)と、エクステンション拡散層(104a)と、ソース・ドレイン拡散層(106a）とを備える。Ｉ／Ｏトランジスタは、ゲート絶縁膜(102b)と、ゲート電極(103b)と、サイドウォール(105b)と、ソースドレイン拡散層(106b)とを備える。Ｉ／Ｏトランジスタにおけるゲート絶縁膜(102b)の直下に位置するチャネル領域とソース・ドレイン拡散層(106b)とは、サイドウォール(105b)の直下の領域においてオフセットしている。 （もっと読む）

【課題】本発明は、メモリセルのセルサイズを縮小することができる半導体記憶装置及びその方法を提供する。
【解決手段】半導体基板３０上に埋め込み絶縁膜４０を介して形成された第１導電型の半導体層４５と、第１導電型の半導体層４５上に、ゲート絶縁膜６０を介して形成されたゲート電極７０と、第１導電型の半導体層４５内において、ゲート電極７０の下方に形成され、第１導電型のコレクタ領域としても動作する第１導電型のフローティングボディ領域５０と、第１導電型の半導体層４５内において、第１導電型のフローティングボディ領域５０の両側に形成された第２導電型のソース領域９０、及び第２導電型のベース領域としても動作する第２導電型のドレイン領域１００と、第１導電型の半導体層４５内において、第２導電型のドレイン領域１００における第１導電型のフローティングボディ領域５０側と反対側に隣接するように形成された第１導電型のエミッタ領域１１０と、少なくとも第２導電型のソース領域９０の表面部分に形成されたシリサイド１３０Ｂとを備える。 （もっと読む）

ドープトシリコン層を介して異方性ドライエッチングを行う方法及びシステムが開示される。プロセス化学はＳＦ_６及びフッ化炭素ガスを含む。フッ化炭素ガスは、ｘ及びｙを１以上の整数として、Ｃ_ｘＦ_ｙ、例えばＣ_４Ｆ_８、を含む。
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【課題】より良好な電気的特性を有する化合物半導体を用いた薄膜トランジスタを有する半導体装置、及びその作製方法を提供することを目的とする。
【解決手段】半導体層として化合物半導体材料を用い、半導体層とソース電極層及びドレイン電極層との間に、それぞれ導電性の有機化合物及び無機化合物を含むバッファ層を形成する。バッファ層は有機化合物及び無機化合物を含む層として形成される。化合物半導体材料を用いた半導体層とソース電極層及びドレイン電極層との間に介在するバッファ層によって、半導体層とソース電極層及びドレイン電極層との導電性は向上し、電気的に良好な接続を行うことができる。 （もっと読む）

【課題】ラッチアップ現象を抑制し、かつ、局所的な発熱による素子破壊を防止することができる半導体素子を提供する。
【解決手段】半導体装置１００は、ｎ型の第１のベース層１０と、第１のベース層の第１の面に形成されたｐ型の第２のベース層２０と、第１の面のうち第２のベース層の周囲に形成され、第２のベース層より深いｐ型のディープ層３０と、第１の面のうち第２のベース層内に形成されたｎ型のエミッタ層４０と、ゲート絶縁膜を介して第２のベース層と絶縁されるように設けられたゲート電極５０と、第１の面とは反対側の第１のベース層の第２の面に形成されたｐ型のコレクタ層６０と、ディープ層上に絶縁膜１０１を介して形成され、ゲート電極に接続されたゲート引出線８０と、 ゲート引出線を貫通するビア９０を介してエミッタ層とディープ層とを接続するエミッタ電極１１０とを備えている。 （もっと読む）

【課題】 方向性及び無方向性のプロセス・ステップを統合し、その結果、得られるシリサイドが最小限のシート抵抗を有し、かつパイプ欠陥を回避する、ニッケル堆積プロセス及びツールを提供すること。
【解決手段】 無方向性及び方向性の金属（例えば、Ｎｉ）堆積ステップが同一のプロセス・チャンバ内で実行される、方法及び装置が提供される。第１のプラズマは、ターゲットから材料を取り出すために形成され、材料のイオン密度を増大させる第２のプラズマは、ＲＦ発生器に接続された環状電極（例えば、Ｎｉ環）の内側に形成される。材料は、第２のプラズマ及び基板への電気的バイアスが存在しない場合、基板上に無方向性の堆積をされ、第２のプラズマが存在し、基板に電気的にバイアスがかけられている場合、方向性の堆積をされる。堆積された金属から形成されるニッケルシリサイドは、方向性プロセスのみで堆積された金属から形成されるＮｉＳｉよりも、ゲートポリシリコンの低シート抵抗を有し、より低いパイプ欠陥密度を有することができ、かつ無方向性堆積のみで堆積された金属から形成されたＮｉＳｉよりも低いソース／ドレイン接触抵抗を有する。 （もっと読む）

【目的】 ゲートのエッジと対角線的な金属ラインのエッジとの間の最小の空間を保持しながら、金属接続部の断面積を最小にすることを目的とする。
【構成】 所定の導電型の半導体基層と、前記基層の上に配置されたゲート層と、前記基層の前記導電型とは異なる濃度のまたは異なる極性の導電型を有する半導体材料からなる領域と、前記ゲート層の開口部と、前記開口部を貫通し、かつ前記半導体材料からなる領域と接触する金属接続部と、前記基層の表面に直交するパターンで配列された複数のセルと斜角をなして前記直行するパターンへ延在する複数の第１金属接続ラインとからなる。
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