説明

Fターム[4M104BB01]の内容

半導体の電極 (138,591) | 電極材料 (41,517) | Si (2,965)

Fターム[4M104BB01]に分類される特許

201 - 220 / 2,965


【課題】シリコン膜のエッチング時に膜厚方向中央部での括れの発生を防止する。
【解決手段】多結晶シリコン膜3の上部と下部はノンドープ層3a、3cにてそれぞれ構成され、多結晶シリコン膜3の中央部は不純物ドープ層3bにて構成され、多結晶シリコン膜3に凹部M1を形成した後、多結晶シリコン膜3の酸化処理にて凹部M1の表面にシリコン酸化膜6を形成し、凹部M1下の多結晶シリコン膜3を除去する。 (もっと読む)


【課題】半導体装置の寄生容量成分を好適に調整する。
【解決手段】半導体装置10は、複数個のエミッタ領域20を備える。半導体層の表面から所定の深さまでの領域に形成されているボディ領域12を備える。ボディ領域12の下部に形成されているドリフト領域4を備える。ドリフト領域4の下部に形成されているコレクタ領域3を備える。各エミッタ領域20の表面からボディ領域12を貫通して伸びている第1トレンチ31を備える。第1トレンチ31の内面を覆っているゲート絶縁膜18を備える。第1トレンチ31内に収容されているゲート電極8を備える。隣接している第1トレンチ31間に形成され、ボディ領域12を貫通して伸びている第2トレンチ32を備える。第2トレンチ32の内面を覆っているトレンチ絶縁膜33を備える。第2トレンチ32内に収容されている導電層35を備える。導電層35がゲート電極8に電気的に接続されている。 (もっと読む)


【課題】半導体装置の特性を向上させる。
【解決手段】LDMOSと、LDMOSのソース領域と電気的に接続されるソースプラグP1Sと、ソースプラグP1S上に配置されるソース配線M1Sと、LDMOSのドレイン領域と電気的に接続されるドレインプラグP1Dと、ドレインプラグP1D上に配置されるドレイン配線M1Dと、を有する半導体装置のソースプラグP1Sの構成を工夫する。ドレインプラグP1Dは、Y方向に延在するライン状に配置され、ソースプラグP1Sは、Y方向に所定の間隔を置いて配置された複数の分割ソースプラグP1Sを有するように半導体装置を構成する。このように、ソースプラグP1Sを分割することにより、ソースプラグP1SとドレインプラグP1D等との対向面積が低減し、寄生容量の低減を図ることができる。 (もっと読む)


【課題】配線加工時のエッチングレートの極端な上昇を抑え、プロセスを安定化させる。
【解決手段】炭化珪素基板1上に形成された炭化珪素層20の上に、ソース電極8、ゲート電極9、層間絶縁膜10、層間絶縁膜10上に形成されたソース電極上部配線11およびゲート電極上部配線12とが形成され、ソース電極上部配線11とゲート電極上部配線12の下には、これらの上部配線を構成する金属が炭化珪素層20に拡散することを抑制するためのバリアメタル16が形成されている。層間絶縁膜10には、炭化珪素層20上に形成されたソース電極8およびゲート電極9に到達するようにコンタクトホール13、15が形成されており、バリアメタル16はコンタクトホール内の電極と上部配線との界面、層間絶縁膜10の側壁と上部配線との界面、および側壁の上端部近傍と上部配線との界面にのみ形成されている。 (もっと読む)


【課題】集積回路の動作速度の向上に有利な技術を提供する。
【解決手段】n型トランジスタおよびp型トランジスタがシリコンの(551)面に形成された半導体装置において、前記n型トランジスタの拡散領域に接触するシリサイド層の厚さが前記p型トランジスタの拡散領域に接触するシリサイド層の厚さよりも薄い。 (もっと読む)


【課題】高温動作において配線の金属材料と半導体領域に接続する電極との反応が生じにくく、かつ、高温動作において歪みが生じにくい電力用半導体装置を実現する。
【解決手段】第1金属層14は、ゲート電極9とソース電極11との上に形成され、かつ、Pt,Ti,Mo,W,Taのうち少なくとも1種を含んでいる。第2金属層15は、第1金属層14上に形成され、かつ、Mo,W,Cuのうち少なくとも1種を含んでいる。層間絶縁膜10は、p型SiC領域13およびゲート絶縁膜8またはゲート電極9の表面上であってソース電極11が形成された領域以外の領域において形成されている。第1金属層14および第2金属層15は、層間絶縁膜10上に延在している。 (もっと読む)


【課題】占有面積を増加することなくトンネル絶縁膜の劣化を抑制して高い信頼性を持った電気的書き換え可能な半導体不揮発性メモリ装置を得る。
【解決手段】トンネル領域を有する半導体不揮発性メモリにおいて、トンネル領域の周囲部分は掘り下げられており、掘り下げられたドレイン領域には、空乏化電極絶縁膜を介して、トンネル領域の一部を空乏化するための電位を自由に与えることが可能な空乏化電極を配置する。 (もっと読む)


【課題】材料の選択幅が広く、生産性が高いTFT、アクティブマトリクス基板、およびそれらの製造方法を提供すること。
【解決手段】本発明にかかる薄膜トランジスタは、ゲート電極2と、半導体層5と、半導体層5の上に設けられ、半導体層5と電気的に接続されたソース電極7、及びドレイン電極8と、を備えた薄膜トランジスタであって、半導体層5が、透光性半導体膜5aと、透光性半導体膜5a上に配置され、透光性半導体膜5aよりも光透過率の低いオーミック導電膜5bと、を有し、オーミック導電膜5bが、透光性半導体膜5aからはみ出さないように形成され、オーミック導電膜5bが、ソース電極7とドレイン電極8の間のチャネル部9を挟むように分離して形成され、ソース電極7、及びドレイン電極8が、オーミック導電膜bを介して、透光性半導体膜5aに接続されているものである。 (もっと読む)


【課題】簡単な工程でニッケル含有シリサイドを形成する。
【解決手段】シリコン基板を用いた場合であって、ゲート絶縁膜、ゲート電極、ゲート電極側面のサイドウォールを形成し、不純物イオンをドープしてソース領域及びドレイン領域を形成し、表面酸化膜を除去し、シリコン基板を450℃以上に加熱しながら、ニッケル含有膜を10nm〜100nmの膜厚で形成することにより、ソース領域、ドレイン領域、及びゲート電極上にニッケル含有シリサイドを形成することができる。その後、未反応のニッケルを除去する。 (もっと読む)


【課題】 占有面積を増加することなくトンネル絶縁膜の劣化を抑制して高い信頼性を持った電気的書き換え可能な半導体不揮発性メモリ装置を得ることを目的とする。
【解決手段】 ドレイン領域内のトンネル領域と微細穴に埋め込まれる形で形成されたフローティングゲート電極の側面との間にはトンネル絶縁膜を設け、微細穴に接するドレイン領域の表面付近には、電気的にフローティング状態である第1導電型のトンネル防止領域を設けた。 (もっと読む)


【課題】携帯電話などのフロントエンドモジュールに使用されているハイパワーアンプは、シリコン系CMOS集積回路をベースとするデバイスであるが、その出力段に多数のLDMOSFETセルを集積し、通常、複数のLDMOSFETを構成したLDMOSFET部を有する。このLDMOSFETセルにおいては、裏面のソース電極と表面のソース領域との間の抵抗を低減するために、半導体基板に高濃度にボロンドープされたポリシリコンプラグが埋め込まれている。このポリシリコンプラグは、熱処理に起因する固相エピタキシャル成長により収縮し、シリコン基板に歪が発生する。
【解決手段】本願発明は、LDMOSFET等の半導体装置の製造方法において、基板の表面からエピタキシャル層を貫通するホールを形成し、ポリシリコンプラグを埋め込むに際して、ホールの内面に薄膜酸化シリコン膜が存在する状態で、ポリシリコン部材の堆積を行うものである。 (もっと読む)


【課題】表面ラフネスの精度をさらに改善でき、進展するコンタクトホールやラインなどの微細化に対応可能なアモルファスシリコンを成膜できる成膜装置を提供すること。
【解決手段】下地を有した被処理体1を収容する処理室101と、処理に使用するガスを供給する処理ガス供給機構114と、加熱装置133と、排気機構132と、コントローラ150とを具備し、処理室101に、被処理体1を複数収容するとともに、コントローラ150が、下地を加熱し、加熱した下地にアミノシラン系ガスを流し、下地の表面にシード層を形成する工程と、下地を加熱し、加熱した下地の表面のシード層にアミノ基を含まないシラン系ガスを供給し、アミノ基を含まないシラン系ガスを熱分解させることで、シード層上にアモルファスシリコン膜を形成する工程とが実施されるように処理ガス供給機構114、加熱装置133及び排気機構132を制御する。 (もっと読む)


【課題】 縦型MOSFETのオン抵抗及びスイッチング損失の低減。
【解決手段】 封止体と、前記封止体内に位置する半導体チップと、前記封止体の内外に亘って延在する複数のリードと、前記半導体チップの電極と前記封止体内に位置するリードの内端を電気的に接続する導電性のワイヤとを有し、前記半導体チップには縦型電界効果トランジスタセルが並列接続状態で複数組み込まれ、半導体チップの表面にはゲート電極とソース電極が交互に並んでそれぞれ複数配置されるとともに、前記各電極に対応してリードが並び、前記各電極と前記対応した各リードは前記ワイヤによって接続されていることを特徴とする半導体装置。 (もっと読む)


【課題】低損失と高耐圧を保持しながら、ターンオンスイッチング期間中におけるdv/dtのゲート駆動回路による制御性を向上できる半導体装置を提供する。
【解決手段】第1導電型の第1半導体層4と、その表面付近に形成された第2導電型の第2半導体層2と、これに電気的に接続する第1主電極11と、第1半導体層4に隣接し第2半導体層2とは逆側の表面付近に形成された第2導電型の第3半導体層6と、この上部に選択的に設けられた第1導電型の第4半導体層7と、第3半導体層6及び第4半導体層7に電気的に接続する第2主電極14と、側面が第4半導体層7と第3半導体層6に接し第1半導体層4に達するトレンチ17と、この側面に沿ってポリシリコンのサイドウオールにより形成されたゲート電極9と、トレンチ17内でゲート電極9から離れて設けられ第2主電極14と電気的に接続するポリシリコン電極18が設けられている。 (もっと読む)


【課題】表面ラフネスの精度をさらに改善でき、進展するコンタクトホールやラインなどの微細化に対応可能なアモルファスシリコンを成膜できる成膜装置を提供すること。
【解決手段】下地を有した被処理体1を収容する処理室101と、処理ガス供給機構114と、加熱装置133と、排気機構132と、コントローラ150とを具備し、コントローラ150が、加熱した下地にアミノシラン系ガスを流し、下地の表面にシード層を形成する工程と、加熱した下地の表面のシード層にアミノ基を含まないシラン系ガスを供給し、アミノ基を含まないシラン系ガスを熱分解させることで、シード層上にアモルファスシリコン膜を形成する工程とが実施されるように処理ガス供給機構114、加熱装置133及び排気機構132を制御し、シード層を形成する工程における下地の加熱温度及び処理時間を、アモルファスシリコン膜を形成する工程におけるそれらよりも低く及び短くする。 (もっと読む)


【課題】 表面ラフネスの精度をさらに改善でき、進展するコンタクトホールやラインなどの微細化に対応可能なアモルファスシリコンの成膜方法を提供すること。
【解決手段】 下地2を加熱し、加熱した下地2にアミノシラン系ガスを流し、下地2の表面にシード層3を形成する工程と、下地2を加熱し、加熱した下地2の表面のシード層3にアミノ基を含まないシラン系ガスを供給し、アミノ基を含まないシラン系ガスを熱分解させることで、シード層3上にアモルファスシリコン膜を形成する工程と、を備え、アミノシラン系ガスのアミノシランは熱分解させないで、下地上に吸着させる。 (もっと読む)


【課題】Al原子を有するコンタクト電極が用いられる場合に、絶縁膜の絶縁信頼性を向上させることができる炭化珪素半導体装置の製造方法を提供する。
【解決手段】基板面12Bを有する炭化珪素基板10が準備される。基板面12Bの一部を覆うように絶縁膜15が形成される。絶縁膜15に接触するように基板面上にコンタクト電極16が形成される。コンタクト電極16はAl、TiおよびSi原子を含有する。コンタクト電極16は、Si原子およびTi原子の少なくともいずれかと、Al原子とを含有する合金から作られた合金膜50を含む。炭化珪素基板10とコンタクト電極16とがオーミックに接続されるようにコンタクト電極16がアニールされる。 (もっと読む)


【課題】十分なチャネル移動度と製造コストの低減とを両立することが可能な半導体装置を提供する。
【解決手段】MOSFET100は、{0001}面に対するオフ角が50°以上65°以下である主面1Aを有する炭化珪素基板1と、主面1A上に形成された活性層7と、活性層7上に接触して形成されたゲート酸化膜91と、活性層7においてゲート酸化膜91と接触する領域を含むように形成され、導電型がp型であるp型ボディ領域4と、p型ボディ領域4内において活性層7の炭化珪素基板1とは反対側の主面を含むように形成され、導電型がn型であるn領域5と、活性層7上にn領域5と接触するように形成されたソースコンタクト電極92とを備え、p型ボディ領域4におけるp型不純物密度は5×1017cm−3以上であり、ソースコンタクト電極92とp型ボディ領域4とは直接接触している。 (もっと読む)


【課題】ソフトリカバリ特性を維持する逆回復電荷を低減した高速リカバリダイオードを提供する。
【解決手段】整流装置100は、第1の極性の基板と、基板に結合された第1の極性の低濃度ドープ層180と、低濃度ドープ層と共に配置された金属層140とを備える。超高速リカバリダイオードは、互いに離間され、低濃度ドープ層内に形成され、第2の極性のドーピングを備える複数のウェル150を含む。複数のウェルは金属層130に接続する。超高速リカバリダイオードは、複数のウェルのウェル間に位置し、低濃度ドープ層より高濃度に第1の極性がドープされた複数の領域160をさらに含む。 (もっと読む)


【課題】リーク電流を抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】MOSFET100の製造方法は、炭化珪素基板1を準備する工程と、炭化珪素基板1上に活性層7を形成する工程と、活性層7上にゲート酸化膜91を形成する工程と、ゲート酸化膜91上にゲート電極93を形成する工程と、活性層7上にソースコンタクト電極92を形成する工程と、ソースコンタクト電極92上にソース配線95を形成する工程とを備える。ソース配線95を形成する工程は、ソースコンタクト電極92上に導電体膜を形成する工程と、導電体膜を反応性イオンエッチングによりエッチングすることにより導電体膜を加工する工程とを含む。そして、MOSFET100の製造方法は、導電体膜を加工する工程よりも後に、炭化珪素基板1を50℃以上の温度に加熱するアニールを実施する工程をさらに備える。 (もっと読む)


201 - 220 / 2,965