【課題】ゲート電極とフィールドプレート電極間の容量を低減させた半導体装置およびその製造方法を提供する。
【解決手段】一実施形態によれば、半導体装置１０は、Ｎ^＋＋型の第１半導体層１０上にＮ⁻型の第１導電型の第２半導体層１２が形成されている。フィールドプレート電極１４が第２半導体層１２に形成されたトレンチの底面側であって、第１絶縁膜１３を介してトレンチの下部を埋め込むように形成されている。第２絶縁膜１６がトレンチの上部において、フィールドプレート電極１４の上面に接するように形成されている。ゲート電極１７がトレンチの開口側であって、ゲート絶縁膜１５を介するとともに第２絶縁膜１６を挟んでトレンチの上部を埋め込むように形成されている。Ｐ型のベース層１８が第２半導体層１２の上部に形成されている。Ｎ^＋型のソース層１９がベース層１８の上部に形成されている。 （もっと読む）

【課題】安定したリカバリ耐量が得られる半導体装置を提供する。
【解決手段】表面電極２１のうち抜き取り部２ｂに形成されたコンタクトホール２０ｂから露出するコンタクト領域２３と対向する部分をそれぞれコンタクト部２１ｄとし、コンタクト部２１ｄと表面パッド５とを結ぶ最短距離の線分Ｌ１上にそれぞれ切り込み部２１ｃを形成する。これによれば、コンタクト部２１ｄから表面パッド５までのホールが流れる経路が長くなって抵抗が高くなるので、コンタクト領域２３にホールが集中することを抑制することができ、安定したリカバリ耐量を得ることができる。 （もっと読む）

【課題】信頼性を犠牲にすることなく、オン抵抗を低減することができるトレンチゲート型の半導体装置を提供する。
【解決手段】半導体装置１は、ドレイン領域２１と、ドレイン領域２１に積層されたチャネル領域２０と、チャネル領域２０に積層されたソース領域１６とを有するシリコン半導体層からなる活性領域３０を含む。半導体装置１は、さらに、ソース領域１６からチャネル領域２０を貫通してドレイン領域２１に至るトレンチ１５内に埋め込まれたゲート導体（ポリシリコンゲート）２６と、ソース領域１６に電気的に接続されたソース電極４とを含む。ソース電極４は、ソース領域１６に接するように形成され、ソース領域１６との界面がシリサイド化された密着層４１を有する。密着層４１は、膜厚が１５０Å以下の金属層からなる。 （もっと読む）

【課題】配線加工時のエッチングレートの極端な上昇を抑え、プロセスを安定化させる。
【解決手段】炭化珪素基板１上に形成された炭化珪素層２０の上に、ソース電極８、ゲート電極９、層間絶縁膜１０、層間絶縁膜１０上に形成されたソース電極上部配線１１およびゲート電極上部配線１２とが形成され、ソース電極上部配線１１とゲート電極上部配線１２の下には、これらの上部配線を構成する金属が炭化珪素層２０に拡散することを抑制するためのバリアメタル１６が形成されている。層間絶縁膜１０には、炭化珪素層２０上に形成されたソース電極８およびゲート電極９に到達するようにコンタクトホール１３、１５が形成されており、バリアメタル１６はコンタクトホール内の電極と上部配線との界面、層間絶縁膜１０の側壁と上部配線との界面、および側壁の上端部近傍と上部配線との界面にのみ形成されている。 （もっと読む）

【課題】集積回路の動作速度の向上に有利な技術を提供する。
【解決手段】ｎ型トランジスタおよびｐ型トランジスタがシリコンの（５５１）面に形成された半導体装置において、前記ｎ型トランジスタの拡散領域に接触するシリサイド層の厚さが前記ｐ型トランジスタの拡散領域に接触するシリサイド層の厚さよりも薄い。 （もっと読む）

【課題】簡単な工程でニッケル含有シリサイドを形成する。
【解決手段】シリコン基板を用いた場合であって、ゲート絶縁膜、ゲート電極、ゲート電極側面のサイドウォールを形成し、不純物イオンをドープしてソース領域及びドレイン領域を形成し、表面酸化膜を除去し、シリコン基板を４５０℃以上に加熱しながら、ニッケル含有膜を１０ｎｍ〜１００ｎｍの膜厚で形成することにより、ソース領域、ドレイン領域、及びゲート電極上にニッケル含有シリサイドを形成することができる。その後、未反応のニッケルを除去する。 （もっと読む）

【課題】 占有面積を増加することなくトンネル絶縁膜の劣化を抑制して高い信頼性を持った電気的書き換え可能な半導体不揮発性メモリ装置を得ることを目的とする。
【解決手段】 ドレイン領域内のトンネル領域と微細穴に埋め込まれる形で形成されたフローティングゲート電極の側面との間にはトンネル絶縁膜を設け、微細穴に接するドレイン領域の表面付近には、電気的にフローティング状態である第１導電型のトンネル防止領域を設けた。 （もっと読む）

【課題】携帯電話などのフロントエンドモジュールに使用されているハイパワーアンプは、シリコン系ＣＭＯＳ集積回路をベースとするデバイスであるが、その出力段に多数のＬＤＭＯＳＦＥＴセルを集積し、通常、複数のＬＤＭＯＳＦＥＴを構成したＬＤＭＯＳＦＥＴ部を有する。このＬＤＭＯＳＦＥＴセルにおいては、裏面のソース電極と表面のソース領域との間の抵抗を低減するために、半導体基板に高濃度にボロンドープされたポリシリコンプラグが埋め込まれている。このポリシリコンプラグは、熱処理に起因する固相エピタキシャル成長により収縮し、シリコン基板に歪が発生する。
【解決手段】本願発明は、ＬＤＭＯＳＦＥＴ等の半導体装置の製造方法において、基板の表面からエピタキシャル層を貫通するホールを形成し、ポリシリコンプラグを埋め込むに際して、ホールの内面に薄膜酸化シリコン膜が存在する状態で、ポリシリコン部材の堆積を行うものである。 （もっと読む）

【課題】高温動作において配線の金属材料と半導体領域に接続する電極との反応が生じにくく、かつ、高温動作において歪みが生じにくい電力用半導体装置を実現する。
【解決手段】第１金属層１４は、ゲート電極９とソース電極１１との上に形成され、かつ、Ｐｔ，Ｔｉ，Ｍｏ，Ｗ，Ｔａのうち少なくとも１種を含んでいる。第２金属層１５は、第１金属層１４上に形成され、かつ、Ｍｏ，Ｗ，Ｃｕのうち少なくとも１種を含んでいる。層間絶縁膜１０は、ｐ型ＳｉＣ領域１３およびゲート絶縁膜８またはゲート電極９の表面上であってソース電極１１が形成された領域以外の領域において形成されている。第１金属層１４および第２金属層１５は、層間絶縁膜１０上に延在している。 （もっと読む）

【課題】占有面積を増加することなくトンネル絶縁膜の劣化を抑制して高い信頼性を持った電気的書き換え可能な半導体不揮発性メモリ装置を得る。
【解決手段】トンネル領域を有する半導体不揮発性メモリにおいて、トンネル領域の周囲部分は掘り下げられており、掘り下げられたドレイン領域には、空乏化電極絶縁膜を介して、トンネル領域の一部を空乏化するための電位を自由に与えることが可能な空乏化電極を配置する。 （もっと読む）

【課題】材料の選択幅が広く、生産性が高いＴＦＴ、アクティブマトリクス基板、およびそれらの製造方法を提供すること。
【解決手段】本発明にかかる薄膜トランジスタは、ゲート電極２と、半導体層５と、半導体層５の上に設けられ、半導体層５と電気的に接続されたソース電極７、及びドレイン電極８と、を備えた薄膜トランジスタであって、半導体層５が、透光性半導体膜５ａと、透光性半導体膜５ａ上に配置され、透光性半導体膜５ａよりも光透過率の低いオーミック導電膜５ｂと、を有し、オーミック導電膜５ｂが、透光性半導体膜５ａからはみ出さないように形成され、オーミック導電膜５ｂが、ソース電極７とドレイン電極８の間のチャネル部９を挟むように分離して形成され、ソース電極７、及びドレイン電極８が、オーミック導電膜ｂを介して、透光性半導体膜５ａに接続されているものである。 （もっと読む）

【課題】表面ラフネスの精度をさらに改善でき、進展するコンタクトホールやラインなどの微細化に対応可能なアモルファスシリコンを成膜できる成膜装置を提供すること。
【解決手段】下地を有した被処理体１を収容する処理室１０１と、処理ガス供給機構１１４と、加熱装置１３３と、排気機構１３２と、コントローラ１５０とを具備し、コントローラ１５０が、加熱した下地にアミノシラン系ガスを流し、下地の表面にシード層を形成する工程と、加熱した下地の表面のシード層にアミノ基を含まないシラン系ガスを供給し、アミノ基を含まないシラン系ガスを熱分解させることで、シード層上にアモルファスシリコン膜を形成する工程とが実施されるように処理ガス供給機構１１４、加熱装置１３３及び排気機構１３２を制御し、シード層を形成する工程における下地の加熱温度及び処理時間を、アモルファスシリコン膜を形成する工程におけるそれらよりも低く及び短くする。 （もっと読む）

【課題】 表面ラフネスの精度をさらに改善でき、進展するコンタクトホールやラインなどの微細化に対応可能なアモルファスシリコンの成膜方法を提供すること。
【解決手段】 下地２を加熱し、加熱した下地２にアミノシラン系ガスを流し、下地２の表面にシード層３を形成する工程と、下地２を加熱し、加熱した下地２の表面のシード層３にアミノ基を含まないシラン系ガスを供給し、アミノ基を含まないシラン系ガスを熱分解させることで、シード層３上にアモルファスシリコン膜を形成する工程と、を備え、アミノシラン系ガスのアミノシランは熱分解させないで、下地上に吸着させる。 （もっと読む）

【課題】Ａｌ原子を有するコンタクト電極が用いられる場合に、絶縁膜の絶縁信頼性を向上させることができる炭化珪素半導体装置の製造方法を提供する。
【解決手段】基板面１２Ｂを有する炭化珪素基板１０が準備される。基板面１２Ｂの一部を覆うように絶縁膜１５が形成される。絶縁膜１５に接触するように基板面上にコンタクト電極１６が形成される。コンタクト電極１６はＡｌ、ＴｉおよびＳｉ原子を含有する。コンタクト電極１６は、Ｓｉ原子およびＴｉ原子の少なくともいずれかと、Ａｌ原子とを含有する合金から作られた合金膜５０を含む。炭化珪素基板１０とコンタクト電極１６とがオーミックに接続されるようにコンタクト電極１６がアニールされる。 （もっと読む）

【課題】十分なチャネル移動度と製造コストの低減とを両立することが可能な半導体装置を提供する。
【解決手段】ＭＯＳＦＥＴ１００は、｛０００１｝面に対するオフ角が５０°以上６５°以下である主面１Ａを有する炭化珪素基板１と、主面１Ａ上に形成された活性層７と、活性層７上に接触して形成されたゲート酸化膜９１と、活性層７においてゲート酸化膜９１と接触する領域を含むように形成され、導電型がｐ型であるｐ型ボディ領域４と、ｐ型ボディ領域４内において活性層７の炭化珪素基板１とは反対側の主面を含むように形成され、導電型がｎ型であるｎ^＋領域５と、活性層７上にｎ^＋領域５と接触するように形成されたソースコンタクト電極９２とを備え、ｐ型ボディ領域４におけるｐ型不純物密度は５×１０^１７ｃｍ^−３以上であり、ソースコンタクト電極９２とｐ型ボディ領域４とは直接接触している。 （もっと読む）

【課題】表面ラフネスの精度をさらに改善でき、進展するコンタクトホールやラインなどの微細化に対応可能なアモルファスシリコンを成膜できる成膜装置を提供すること。
【解決手段】下地を有した被処理体１を収容する処理室１０１と、処理に使用するガスを供給する処理ガス供給機構１１４と、加熱装置１３３と、排気機構１３２と、コントローラ１５０とを具備し、処理室１０１に、被処理体１を複数収容するとともに、コントローラ１５０が、下地を加熱し、加熱した下地にアミノシラン系ガスを流し、下地の表面にシード層を形成する工程と、下地を加熱し、加熱した下地の表面のシード層にアミノ基を含まないシラン系ガスを供給し、アミノ基を含まないシラン系ガスを熱分解させることで、シード層上にアモルファスシリコン膜を形成する工程とが実施されるように処理ガス供給機構１１４、加熱装置１３３及び排気機構１３２を制御する。 （もっと読む）

【課題】 縦型ＭＯＳＦＥＴのオン抵抗及びスイッチング損失の低減。
【解決手段】 封止体と、前記封止体内に位置する半導体チップと、前記封止体の内外に亘って延在する複数のリードと、前記半導体チップの電極と前記封止体内に位置するリードの内端を電気的に接続する導電性のワイヤとを有し、前記半導体チップには縦型電界効果トランジスタセルが並列接続状態で複数組み込まれ、半導体チップの表面にはゲート電極とソース電極が交互に並んでそれぞれ複数配置されるとともに、前記各電極に対応してリードが並び、前記各電極と前記対応した各リードは前記ワイヤによって接続されていることを特徴とする半導体装置。 （もっと読む）

【課題】低損失と高耐圧を保持しながら、ターンオンスイッチング期間中におけるｄｖ／ｄｔのゲート駆動回路による制御性を向上できる半導体装置を提供する。
【解決手段】第１導電型の第１半導体層４と、その表面付近に形成された第２導電型の第２半導体層２と、これに電気的に接続する第１主電極１１と、第１半導体層４に隣接し第２半導体層２とは逆側の表面付近に形成された第２導電型の第３半導体層６と、この上部に選択的に設けられた第１導電型の第４半導体層７と、第３半導体層６及び第４半導体層７に電気的に接続する第２主電極１４と、側面が第４半導体層７と第３半導体層６に接し第１半導体層４に達するトレンチ１７と、この側面に沿ってポリシリコンのサイドウオールにより形成されたゲート電極９と、トレンチ１７内でゲート電極９から離れて設けられ第２主電極１４と電気的に接続するポリシリコン電極１８が設けられている。 （もっと読む）

【課題】基板の大型化に対応し得る金属配線を作製する。
【解決手段】絶縁表面上に少なくとも一層の導電膜１２，１３を形成し、前記導電膜１２，１３上にレジストパターンを形成し、前記レジストパターンを有する導電膜にエッチングを行い、バイアス電力密度、ＩＣＰ電力密度、下部電極の温度、圧力、エッチングガスの総流量、エッチングガスにおける酸素または塩素の割合に応じてテーパー角αが制御された金属配線を形成する。このようにして形成された金属配線は、幅や長さのばらつきが低減されており、基板１０の大型化にも十分対応し得る。 （もっと読む）

【課題】チャネル形成時のひずみ緩和の抑制を可能にすると共に、更にひずみを印加することを可能にする。
【解決手段】基板１と、基板上に形成されひずみを有する第１半導体層３と、第１半導体層３上に離間して設けられ、第１半導体層３と格子定数が異なる第２および第３半導体層８と、第２半導体層と第３半導体層８との間の第１半導体層３上に設けられたゲート絶縁膜４と、ゲート絶縁膜４上に設けられたゲート電極５と、を備え、第２半導体層および第３半導体層８直下の第１半導体層３の外表面領域をシリサイド３ａ、８ａとする。 （もっと読む）